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| 講演名 | 2024-11-13 09:25 高次元用ベイズ最適化を用いたアナログ回路のサイジング性能比較 ○高木 遼（京都工繊大）・増渕 剛（群馬大）・森口悠斗・高井伸和（京都工繊大）  VLD2024-46 ICD2024-64 DC2024-68 RECONF2024-76 |
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| 抄録 | （和） | 本研究では, アナログ回路のサイジングにおけるベイズ最適化手法の適用について, 回路の次元数に応じたアルゴリズム選択が重要であることに着目した. 特に高次元のサイジングでは, 従来のベイズ最適化（Standard BO）の性能低下が課題であり, 高次元用ベイズ最適化手法が注目されているが, 低次元回路での有効性は十分に検証されていない. 本研究では, 低次元と高次元の2 種類の回路でStandard BO,TuRBO,SAASBO を比較した. 結果, 低次元ではStandard BO,TuRBO が良好な性能を示し,Standard BO に対してTuRBO はシミュレーション回数を26% 削減したが,SAASBO では14% 増加した. 高次元では,TuRBO が17%,SAASBO が60% の削減を達成し, 特にSAASBO が高次元で高性能を示した. これにより次元数に応じた手法の選択が重要であることが明らかとなった. |
| （英） | This study focuses on the importance of selecting the appropriate Bayesian optimization algorithm for analog circuit design based on the number of dimensions. In high-dimensional circuit design, the performance of standard Bayesian optimization (Standard BO) decreases, making high-dimensional methods more important. However, their effectiveness in low-dimensional circuits has not been fully tested. In this study, we compared Standard BO, TuRBO, and SAASBO on two types of circuits: low-dimensional and high-dimensional. Results showed that in low-dimensional circuits, Standard BO performed well, and TuRBO reduced simulation counts by 26%, while SAASBO increased them by 14%. In high-dimensional circuits, TuRBO reduced simulations by 17%, and SAASBO by 60%, showing excellent performance for high-dimensional problems. Thus, selecting the right algorithm based on dimensionality is crucial. | |
| キーワード | （和） | アナログ電子回路 / 自動設計 / ベイズ最適化 / / / / / |
| （英） | Analog Circuit / Automatic Design / Bayesian Optimization / / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 248, ICD2024-64, pp. 109-113, 2024年11月. | |
| 資料番号 | ICD2024-64 | |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-46 ICD2024-64 DC2024-68 RECONF2024-76 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2024-11-12 - 2024-11-14 |
| 開催地（和） | コンパルホール(大分) |
| 開催地（英） | COMPAL HALL |
| テーマ（和） | デザインガイア2024 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2024 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2024-11-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 高次元用ベイズ最適化を用いたアナログ回路のサイジング性能比較 |
| サブタイトル（和） | |
| タイトル（英） | Comparison of Analog Circuit Sizing Performance in Bayesian Optimization using Algorithms for Higher Dimensions |
| サブタイトル（英） | |
| キーワード(1)（和/英） | アナログ電子回路 / Analog Circuit |
| キーワード(2)（和/英） | 自動設計 / Automatic Design |
| キーワード(3)（和/英） | ベイズ最適化 / Bayesian Optimization |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高木 遼 / Ryo Takagi / タカギ リョウ |
| 第1著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 第2著者 氏名（和/英/ヨミ） | 増渕 剛 / Tsuyoshi Masubuchi / |
| 第2著者 所属（和/英） | 群馬大学 (略称： 群馬大) Gunma University (略称： Gunma Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 森口 悠斗 / Yuto Moriguchi / |
| 第3著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 第4著者 氏名（和/英/ヨミ） | 高井 伸和 / Nobukazu Takai / |
| 第4著者 所属（和/英） | 京都工芸繊維大学 (略称： 京都工繊大) Kyoto Institute of Technology (略称： KIT) |
| 講演者 | 第1著者 |
| 発表日時 | 2024-11-13 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | VLD2024-46, ICD2024-64, DC2024-68, RECONF2024-76 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.247(VLD), no.248(ICD), no.249(DC), no.250(RECONF) |
| ページ範囲 | pp.109-113 |
| ページ数 | 5 |
| 発行日 | 2024-11-05 (VLD, ICD, DC, RECONF) |
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