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| 講演抄録／キーワード | ||
| 講演名 | 2025-01-16 15:30 RTOS利用システムのフルハードウェア化におけるPythonによるハードウェア設計 ○志賀 光・石浦菜岐佐（関西学院大）・冨山宏之（立命館大）・神原弘之（京都高度技研）  VLD2024-85 RECONF2024-115 |
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| 抄録 | （和） | 本稿ではRTOSを用いて実装されたリアルタイムシステムを全てハードウェア化する手法において, ハードウェアの設計およびそのユニットテストをPythonで記述する手法を提案する. タスク/ハンドラのハードウェア化は高位合成により行えるが, RTOS機能を提供するハードウェアの回路構成は, タスク数やタスクが利用するサービスのインスタンス数等のパラメータに依存する. 従来は, Perlスクリプトによりパラメータに応じたVerilog HDL記述を生成していたが,テキストベースで記述を生成しているため, 可読性が低く, コード量も肥大化していた. 本稿ではPythonを用いてVerilog HDLのASTを記述することによりハードウェアの設計を行う. ASTレベルでの記述の変換を導入することにより, 状態機械のレジスタ転送とワイヤへの代入を状態毎にまとめたり, 特定の機能を実現するために必要になる複数の式計算や代入をまとめて抽象化し, 可読性の向上と記述量の削減を図る. また, 設計したモジュールのユニットテストをPythonで記述し,そこからVerilog HDLのテストベンチを生成することにより, パラメータに依存するハードウェアのテストの効率化を図る. |
| （英） | This paper proposes a method for describing hardware design and testing using Python in the context of a technique that converts real-time systems implemented with RTOS into entirely hardware-based systems. The circuit configuration of the hardware providing RTOS functionality depends on parameters such as the number of tasks and the number of service instances utilized by the tasks. Previously, Verilog HDL descriptions tailored to the parameters were generated using Perl scripts. However, this text-based generation approach results in low readability and inflated code size. In this work, hardware design is performed by describing the Abstract Syntax Tree (AST) of Verilog HDL using Python. By introducing AST-level transformations, we improve readability and reduce code size by grouping register transfers and wire assignments for each state in a state machine, as well as abstracting multiple expression evaluations and assignments required for specific functionalities. We also describe unit tests for the designed modules in Python and generate Verilog HDL testbenches from these descriptions, enabling efficient testing of parameter-dependent hardware. | |
| キーワード | （和） | リアルタイムシステム / RTOS / システム合成 / 高位合成 / / / / |
| （英） | Real-Time Systems / RTOS / System Synthesis / High-Level Synthesis / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 329, VLD2024-85, pp. 53-58, 2025年1月. | |
| 資料番号 | VLD2024-85 | |
| 発行日 | 2025-01-09 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-85 RECONF2024-115 |
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| 研究会情報 | |
| 研究会 | VLD RECONF |
| 開催期間 | 2025-01-16 - 2025-01-17 |
| 開催地（和） | キオクシア 横浜テクノロジーキャンパス Flagship棟 |
| 開催地（英） | Yokohama Technology Campus Flagship Building |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2025-01-VLD-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | RTOS利用システムのフルハードウェア化におけるPythonによるハードウェア設計 |
| サブタイトル（和） | |
| タイトル（英） | Hardware Design Using Python for Full Hardware Implementation of RTOS-Based Systems |
| サブタイトル（英） | |
| キーワード(1)（和/英） | リアルタイムシステム / Real-Time Systems |
| キーワード(2)（和/英） | RTOS / RTOS |
| キーワード(3)（和/英） | システム合成 / System Synthesis |
| キーワード(4)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 志賀 光 / Hikaru Shiga / シガ ヒカル |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kansei Gakuin Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 冨山 宏之 / Hiroyuki Tomiyama / トミヤマ ヒロユキ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 神原 弘之 / Hiroyuki Kanbara / カンバラ ヒロユキ |
| 第4著者 所属（和/英） | 京都高度技術研究所 (略称： 京都高度技研) Advanced Science, Technology & Management Research Institute of KYOTO (略称： ASTEM) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-01-16 15:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2024-85, RECONF2024-115 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.329(VLD), no.330(RECONF) |
| ページ範囲 | pp.53-58 |
| ページ数 | 6 |
| 発行日 | 2025-01-09 (VLD, RECONF) |
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