| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2025-01-16 15:05 一般化並列カウンタのチェーン状接続によるコンプレッサツリーの効率的FPGA実装 ○野田 麦・石浦菜岐佐（関西学院大）  VLD2024-84 RECONF2024-114 |
|
| 抄録 | （和） | 本稿では, 乗算器や積和演算器のコアとなる多入力加算器の効率的 FPGA 実装法として, 一般化並列カウンタ (Generalized Parallel Counter; GPC) のチェーン状接続による回路構成法を提案する. GPC は全加算器を拡張したものであり, 従来法では GPC による桁上げ保存加算器の木 (コンプレッサツリー) の最適構成を整数線型計画法で求めている. また, 回路規模削減効果の大きい GPC (6,0,7;5) をチェーン状に接続することにより, 限られた条件でさらに回路規模を削減する手法が提案されている. 本稿ではこれを一般化し, コンプレッサツリーに GPC のチェーン状接続を導入することにより回路規模を削減する手法を提案する. 本手法を用いて $8 sim 32$ ビットの乗算回路および多入力加算器を構成した結果, 従来の最適なコンプレッサツリーを構成する方法と比較して, 同程度のクリティカルパス遅延を維持しつつ, 回路規模を乗算回路では平均 13.06%, 多入力加算器では平均 11.08% 削減した. |
| （英） | This paper proposes an efficient FPGA implementation of multi-input adders, serving as the core of multipliers and multiply-accumulators, through the chain connection of generalized parallel counters (GPCs). GPCs are an extension of full adders, and previous methods determine the optimal configuration of carry-save adder trees (compressor trees) for multi-input adders using GPCs via integer linear programming. On the other hand, a method has been proposed to further reduce circuit size under limited conditions by connecting GPCs (6,0,7;5), which have a significant effect on circuit size reduction, in a chain structure. In this paper, we generalize this approach to reduce circuit size by incorporating chained GPCs into compressor trees. Using this method, we designed multiplication circuits and multi-input adders for bit widths ranging from 8 to 32. As a result, we achieved an average circuit size reduction of 13.06% for multiplication circuits and 11.08% for multi-input adders, compared to conventional optimal compressor tree configuration methods, while maintaining a comparable critical path delay. |
|
| キーワード | （和） | 多入力加算器 / 一般化並列カウンタ / FPGA / コンプレッサツリー / / / / |
| （英） | multi-input adder / generalized parallel counter / FPGA / compressor tree / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 329, VLD2024-84, pp. 47-52, 2025年1月. | |
| 資料番号 | VLD2024-84 | |
| 発行日 | 2025-01-09 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-84 RECONF2024-114 |
|
| 研究会情報 | |
| 研究会 | VLD RECONF |
| 開催期間 | 2025-01-16 - 2025-01-17 |
| 開催地（和） | キオクシア 横浜テクノロジーキャンパス Flagship棟 |
| 開催地（英） | Yokohama Technology Campus Flagship Building |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2025-01-VLD-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 一般化並列カウンタのチェーン状接続によるコンプレッサツリーの効率的FPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | Efficient FPGA Implementation of Compressor Trees Based on Generalized Parallel Counter Chains |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 多入力加算器 / multi-input adder |
| キーワード(2)（和/英） | 一般化並列カウンタ / generalized parallel counter |
| キーワード(3)（和/英） | FPGA / FPGA |
| キーワード(4)（和/英） | コンプレッサツリー / compressor tree |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 野田 麦 / Mugi Noda / ノダ ムギ |
| 第1著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石浦 菜岐佐 / Nagisa Ishiura / イシウラ ナギサ |
| 第2著者 所属（和/英） | 関西学院大学 (略称： 関西学院大) Kwansei Gakuin University (略称： Kwansei Gakuin Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-01-16 15:05:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2024-84, RECONF2024-114 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.329(VLD), no.330(RECONF) |
| ページ範囲 | pp.47-52 |
| ページ数 | 6 |
| 発行日 | 2025-01-09 (VLD, RECONF) |
[研究会発表申込システムのトップページに戻る]