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| 講演抄録／キーワード | ||
| 講演名 | 2025-01-17 09:25 産業機器のエッジ制御のための“LAXER-SoC”用CPU”松竹V” ○松永大輝・竹岡尚三（アックス）  VLD2024-89 RECONF2024-119 |
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| 抄録 | （和） | 本研究では，エッジ制御用SoCに搭載するために強化したRISC-V CPUを開発した．本CPUは，通常はソフトウェアで実装されるタスク・スケジューラやセマフォなどの実時間OS相当の機能をハードウェアのみで実現した．割込み機構の代替として，ハードウェア・セマフォを用いた外部イベント通知機構を持つ．産業機器やロボットなどのエッジ制御に使用するチップは，低消費電力とコストの要請から，搭載するメモリ量が小さくなる傾向がある．実時間OS相当の機能をハードウェアで実現することで，メモリ・フットプリントを削減でき，タスク切り替え等のオーバヘッドも小さくできた．ハードウェアによる実現であるため，OS相当機能は堅牢でもある．また，エッジAIアプリケーションの高速化のため，8-bit 浮動小数点数のベクトル演算命令や，多方向ジャンプ命令を追加した．本CPUを搭載した論理を，TSMC 90nmプロセスで製造し920万トランジスタのSoCとして完成した． |
| （英） | In this study, we developed an enhanced RISC-V CPU for use in edge control SoCs. This CPU realizes the functions of a real-time OS such as a task scheduler and a semaphore, which are usually implemented by software, by hardware. As an alternative to the interrupt mechanism, it has an external event notification mechanism using hardware semaphores. Chips used for edge control in industrial edge devices and robots tend to have small amounts of memory due to the need for low power consumption and cost. By implementing functions equivalent to real-time OSes in hardware, the memory footprint can be reduced and overhead such as task switching can also be reduced. Because it is implemented in hardware, the OS-equivalent functions are also robust. In addition, to speed up edge AI applications, 8-bit floating-point number vector operation instructions and multi-directional jump instructions have been added. The logic with this CPU was manufactured by TSMC 90nm process, and it was completed as a SoC of 9.2 million transistors. | |
| キーワード | （和） | CPU / RTOS / RISC-V / ASIC / Prolog / / / |
| （英） | CPU / RTOS / RISC-V / ASIC / Prolog / / / | |
| 文献情報 | 信学技報, vol. 124, no. 330, RECONF2024-119, pp. 75-81, 2025年1月. | |
| 資料番号 | RECONF2024-119 | |
| 発行日 | 2025-01-09 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-89 RECONF2024-119 |
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| 研究会情報 | |
| 研究会 | VLD RECONF |
| 開催期間 | 2025-01-16 - 2025-01-17 |
| 開催地（和） | キオクシア 横浜テクノロジーキャンパス Flagship棟 |
| 開催地（英） | Yokohama Technology Campus Flagship Building |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2025-01-VLD-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | 産業機器のエッジ制御のための“LAXER-SoC”用CPU”松竹V” |
| サブタイトル（和） | |
| タイトル（英） | "Shochiku-V": CPU of "LAXER-SoC" for industrial edge devices |
| サブタイトル（英） | |
| キーワード(1)（和/英） | CPU / CPU |
| キーワード(2)（和/英） | RTOS / RTOS |
| キーワード(3)（和/英） | RISC-V / RISC-V |
| キーワード(4)（和/英） | ASIC / ASIC |
| キーワード(5)（和/英） | Prolog / Prolog |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 松永 大輝 / Daiki Matsunaga / マツナガ ダイキ |
| 第1著者 所属（和/英） | 株式会社アックス (略称： アックス) AXE, Inc. (略称： AXE) |
| 第2著者 氏名（和/英/ヨミ） | 竹岡 尚三 / Shozo Takeoka / タケオカ ショウゾウ |
| 第2著者 所属（和/英） | 株式会社アックス (略称： アックス) AXE, Inc. (略称： AXE) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-01-17 09:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2024-89, RECONF2024-119 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.329(VLD), no.330(RECONF) |
| ページ範囲 | pp.75-81 |
| ページ数 | 7 |
| 発行日 | 2025-01-09 (VLD, RECONF) |
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