| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2025-01-17 15:50 Graph Neural NetworkによるFPGA配線処理の一検討 ○徳石和樹・木山真人・尼崎太樹・瀬戸謙修（熊本大）  VLD2024-99 RECONF2024-129 |
|
| 抄録 | （和） | FPGA の配線処理は，FPGA 設計フローの中で最も時間を要するタスクの一つであり，大規模な設計では完了までに数時間から数日を要する場合がある．この原因は，配線時に資源の競合が発生し，最適な配線パターンを見つけるために多数の反復処理が必要となることにある．よって，本研究ではグラフニューラルネットワークを用いて配線資源の混雑度を予測し，従来手法の総反復回数や処理時間を短縮する手法を提案した．また，媒介中心性を指標として混雑箇所を推定することで，混雑予測時の計算コストを削減しつつ効率的な配線処理を実現した．評価の結果，提案手法はEnhanced PathFinder と比較して，回路性能を維持しながら最大で総反復回数を約45%，配線時間を約44% 削減した． |
| （英） | FPGA routing is one of the most time-consuming tasks in the FPGA design flow, often requiring several hours to days to complete for large-scale designs. This is primarily due to resource contention during routing, which necessitates numerous iterative processes to identify optimal routing patterns. To address this issue, this study proposed a method to predict routing resource congestion using Graph Neural Network (GNN) to reduce the total number of iterations and processing time compared to conventional methods. Furthermore, the proposed approach employed betweenness centrality as an indicator to identify critical congestion areas, thereby reducing computational costs during congestion prediction while ensuring efficient routing. Evaluation results demonstrated that the proposed method, compared to Enhanced PathFinder, reduced the total number of iterations by up to 45% and routing time by up to 44%, all while maintaining circuit performance. | |
| キーワード | （和） | FPGA配線処理 / PathFinderアルゴリズム / 配線混雑度 / グラフニューラルネットワーク / 媒介中心性 / / / |
| （英） | FPGA routing / PathFinder algorithm / routing congestion / graph neural network / betweenness centrality / / / | |
| 文献情報 | 信学技報, vol. 124, no. 329, VLD2024-99, pp. 128-133, 2025年1月. | |
| 資料番号 | VLD2024-99 | |
| 発行日 | 2025-01-09 (VLD, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-99 RECONF2024-129 |
|
| 研究会情報 | |
| 研究会 | VLD RECONF |
| 開催期間 | 2025-01-16 - 2025-01-17 |
| 開催地（和） | キオクシア 横浜テクノロジーキャンパス Flagship棟 |
| 開催地（英） | Yokohama Technology Campus Flagship Building |
| テーマ（和） | FPGA 応用および一般 |
| テーマ（英） | FPGA Applications, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2025-01-VLD-RECONF |
| 本文の言語 | 日本語 |
| タイトル（和） | Graph Neural NetworkによるFPGA配線処理の一検討 |
| サブタイトル（和） | |
| タイトル（英） | A Graph Neural Network based approach for FPGA routing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA配線処理 / FPGA routing |
| キーワード(2)（和/英） | PathFinderアルゴリズム / PathFinder algorithm |
| キーワード(3)（和/英） | 配線混雑度 / routing congestion |
| キーワード(4)（和/英） | グラフニューラルネットワーク / graph neural network |
| キーワード(5)（和/英） | 媒介中心性 / betweenness centrality |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 徳石 和樹 / Kazuki Tokuishi / トクイシ カズキ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 木山 真人 / Masato Kiyama / キヤマ マサト |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 尼崎 太樹 / Motoki Amagasaki / アマガサキ モトキ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 瀬戸 謙修 / Kenshu Seto / セト ケンシュウ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-01-17 15:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2024-99, RECONF2024-129 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.329(VLD), no.330(RECONF) |
| ページ範囲 | pp.128-133 |
| ページ数 | 6 |
| 発行日 | 2025-01-09 (VLD, RECONF) |
[研究会発表申込システムのトップページに戻る]