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| 講演抄録／キーワード | ||
| 講演名 | 2025-01-29 15:50 ［招待講演］1/1.3型 5000万画素DNN搭載３枚積層CMOSイメージセンサ ○須田洋輔・中邑良一・津川英信・清水 完・香川恵永・小野健太・堀江陽介・大塚 渉・岩元勇人（ソニーセミコンダクタソリューションズ）  SDM2024-70 |
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| 抄録 | （和） | 画像認識を行うDNN回路を搭載した3枚積層型CMOSイメージセンサについて報告する。従来の2枚積層型イメージセンサに、Wafer-on-Wafer-on-Waferプロセスを用いて、DNN回路を搭載したチップを追加した。３枚積層の下基板にDNN回路を搭載したこのセンサは、チップサイズの増大を防ぎ、50M pixelの高解像度を実現することが可能になり、従来のセンサよりも高性能な画像認識を行うことが可能になった。また、ゲート規模を拡大し、HDR機能を組み込むことが可能になり、画像認識可能なダイナミックレンジも拡大することに成功した。 |
| （英） | This study reports the first ever 3-wafer-stacked CMOS image sensor comprising an artificial intelligence (AI) chip with a deep neural network (DNN)-based circuit. The sensor was fabricated by bonding wafer with a DNN-based circuit to the bottom of a conventional 2-layer-stacked image sensor comprising a pixel array on the top wafer and a sensor logic and an analog-to-digital converter on the middle wafer using the wafer-on-wafer-on-wafer process. This process allowed the sensor to retain excellent imaging characteristics without affecting those of the top and middle wafers. This novel image sensor comprising a DNN can enhance the gate scale and incorporate the high dynamic range (HDR) function. Moreover, the pixel-array area can be expanded to approximately the same size as that of the chip to realize a resolution of 50 MP. Thus, the proposed sensor can perform DNN processing on higher resolution HDR image data than the conventional DNN-equipped 2-layer-stacked image sensor, resulting in remarkably improved image-recognition and high-performance edge processing with a single chip | |
| キーワード | （和） | 3枚積層 / TSV / DNN / AI / HDR / / / |
| （英） | 3-wafer-stacked / TSV / DNN / AI / HDR / / / | |
| 文献情報 | 信学技報, vol. 124, no. 367, SDM2024-70, pp. 16-19, 2025年1月. | |
| 資料番号 | SDM2024-70 | |
| 発行日 | 2025-01-22 (SDM) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2024-70 |
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