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| 講演抄録／キーワード | ||
| 講演名 | 2025-03-06 16:45 メモリアクセスを考慮したレジスタブリッジ型LSIのマッピング・スケジューリング手法 ○明石想太・伊藤和人（埼玉大）  VLD2024-122 HWS2024-93 ICD2024-113 |
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| 抄録 | （和） | 複数の演算素子を2次元的に規則的に配置し，演算素子間に設置した共有レジスタによりデータ授受を行うレジスタブリッジ(RB)型LSIアーキテクチャは，並列処理LSI実装に適している．多数のデータを扱うためにメモリアクセスを伴う処理について，演算並列実行による高速化を目指して演算と演算素子間のマッピングならびに演算実行スケジュールを行う手法を提案する．提案手法によるベンチマーク処理の設計では，RB型LSIは規則レジスタ分散(RDR)型LSIと比べて実行クロックサイクル数が最大27%削減し，焼きなましによるマッピング探索と同等の設計を短時間で得られることを確認した． |
| （英） | A register-bridge LSI architecture, which arranges multiple arithmetic elements regularly in two dimensions and transfers data through shared registers between the arithmetic elements, is suitable for implementing parallel processing LSIs. We propose a method for mapping between operations and arithmetic elements and scheduling the execution of operations, aiming to speed up processing involving memory access to handle a large amount of data by executing operations in parallel. In designing benchmark processes using the proposed method, we confirmed that the number of execution clock cycles for the RB LSI was reduced by up to 27% compared to a regularly distributed register (RDR) LSI, and that designs equivalent to those obtained by mapping search using simulated annealing could be obtained in a short time. | |
| キーワード | （和） | 並列処理LSI / マッピング / スケジューリング / 条件依存処理 / メモリアクセス / / / |
| （英） | Parallel processing LSI / Mapping / Scheduling / Conditional processing / Memory access / / / | |
| 文献情報 | 信学技報, vol. 124, no. 400, VLD2024-122, pp. 108-113, 2025年3月. | |
| 資料番号 | VLD2024-122 | |
| 発行日 | 2025-02-26 (VLD, HWS, ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-122 HWS2024-93 ICD2024-113 |
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| 研究会情報 | |
| 研究会 | HWS ICD VLD |
| 開催期間 | 2025-03-05 - 2025-03-08 |
| 開催地（和） | みんなの貸会議室 那覇旭町店 |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2025-03-HWS-ICD-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | メモリアクセスを考慮したレジスタブリッジ型LSIのマッピング・スケジューリング手法 |
| サブタイトル（和） | |
| タイトル（英） | A method for mapping and scheduling of operations targeting register-bridge architecture LSIs with memory accesses |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 並列処理LSI / Parallel processing LSI |
| キーワード(2)（和/英） | マッピング / Mapping |
| キーワード(3)（和/英） | スケジューリング / Scheduling |
| キーワード(4)（和/英） | 条件依存処理 / Conditional processing |
| キーワード(5)（和/英） | メモリアクセス / Memory access |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 明石 想太 / Sota Akashi / アカシ ソウタ |
| 第1著者 所属（和/英） | 埼玉大学 (略称： 埼玉大) Saitama University (略称： Saitama Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 伊藤 和人 / Kazuhito Ito / イトウ カズヒト |
| 第2著者 所属（和/英） | 埼玉大学 (略称： 埼玉大) Saitama University (略称： Saitama Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-03-06 16:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2024-122, HWS2024-93, ICD2024-113 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.400(VLD), no.401(HWS), no.402(ICD) |
| ページ範囲 | pp.108-113 |
| ページ数 | 6 |
| 発行日 | 2025-02-26 (VLD, HWS, ICD) |
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