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| 講演名 | 2025-03-08 11:40 ハードウェアトロイに対するハイブリッドかつ階層的な検知フローの検討 ○隠岐貴文・長谷川陸宇・門田和樹・三木拓司・永田 真（神戸大）  VLD2024-139 HWS2024-110 ICD2024-130 |
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| 抄録 | （和） | 近年、半導体IC(Integrated Circuit)の生産フローの水平分業化に伴って、回路に対して悪意のある改竄を行うハードウェアトロイ(Hardware Trojan, HT)の挿入リスクが増加している。そこで本稿では、デジタル（論理）レベルとアナログ（トランジスタ）レベルで物理設計の改竄を検知するハイブリッドかつ階層的な設計検証フローを提案する。まず、一般的なASIC(Application Specific Integrated Circuit)設計フローで使用されている形式検証ツールを活用したデジタル検証を提案する。このデジタル検証により、Trust-HubにあるAES(Advanced Encryption Standard)に対する27種類のHTベンチマークはすべて検知可能であることを示した。次に、デジタル検証で検知できなかったHTを含む設計に対して、アナログ検証を行う。アナログ検証では回路レベルの電流シミュレーションから得られる局所的な電荷消費を利用することでHTを検知する。これにより、30 GE(Gate Equivalent)程度の高ステルスHTが検知可能であることを示した。 |
| （英） | In recent years, with the horizontal division of labor in semiconductor integrated circuit (IC), the risk of insertion of hardware Trojan (HT), which perform malicious tampering with circuits, has increased. First, we propose digital verification that utilizes a formal verification tool used in the general ASIC design flow. We have shown that the digital verification can detect all 27 Trojan benchmarks in Trust-Hub at the register transfer level (RTL) for advanced encryption standard (AES). The circuits that are not determined to contain any HT by the digital verification are subsequently evaluated by the analog verification. We then propose the analog verification that exploits local charge consumption derived from circuit-level power current simulation for segmented time and digital circuit functionality. This makes it possible to investigate and eliminate high stealthy HTs in the order of 30 gate equivalent (GE) in the sign-off phase of the physical design of an IC chip. | |
| キーワード | （和） | ハードウェアトロイ / 検知フロー / AES / SPICE / / / / |
| （英） | Hardware Trojan / Verification Flow / AES / SPICE / / / / | |
| 文献情報 | 信学技報, vol. 124, no. 401, HWS2024-110, pp. 206-211, 2025年3月. | |
| 資料番号 | HWS2024-110 | |
| 発行日 | 2025-02-26 (VLD, HWS, ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2024-139 HWS2024-110 ICD2024-130 |
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| 研究会情報 | |
| 研究会 | HWS ICD VLD |
| 開催期間 | 2025-03-05 - 2025-03-08 |
| 開催地（和） | みんなの貸会議室 那覇旭町店 |
| 開催地（英） | |
| テーマ（和） | システムオンシリコンを支える設計技術, ハードウェアセキュリティ, 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | HWS |
| 会議コード | 2025-03-HWS-ICD-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | ハードウェアトロイに対するハイブリッドかつ階層的な検知フローの検討 |
| サブタイトル（和） | |
| タイトル（英） | Hybrid and Hierarchical Verification Flow of Physical IC Design Falsification |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ハードウェアトロイ / Hardware Trojan |
| キーワード(2)（和/英） | 検知フロー / Verification Flow |
| キーワード(3)（和/英） | AES / AES |
| キーワード(4)（和/英） | SPICE / SPICE |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 隠岐 貴文 / Takafumi Oki / オキ タカフミ |
| 第1著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 長谷川 陸宇 / Rikuu Hasegawa / ハセガワ リクウ |
| 第2著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 門田 和樹 / Kazuki Monta / モンタ カズキ |
| 第3著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 三木 拓司 / Takuji Miki / ミキ タクジ |
| 第4著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 永田 真 / Makoto Nagata / ナガタ マコト |
| 第5著者 所属（和/英） | 神戸大学 (略称： 神戸大) Kobe University (略称： Kobe Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-03-08 11:40:00 |
| 発表時間 | 25分 |
| 申込先研究会 | HWS |
| 資料番号 | VLD2024-139, HWS2024-110, ICD2024-130 |
| 巻番号（vol） | vol.124 |
| 号番号（no） | no.400(VLD), no.401(HWS), no.402(ICD) |
| ページ範囲 | pp.206-211 |
| ページ数 | 6 |
| 発行日 | 2025-02-26 (VLD, HWS, ICD) |
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