| 講演抄録/キーワード |
| 講演名 |
2025-08-05 10:30
Agile-ChipプラットフォームとFPGAの比較検討 ○天野英晴・小菅敦丈・島本直伸・最上 徹・落合幸徳・角 博文・井上友里恵・池田 誠・三田吉郎(東大) CPSY2025-36 DC2025-36 RECONF2025-36 |
| 抄録 |
(和) |
Agile-Chip プラットフォームは、LSI の一定よりも下位の配線層で、CPU、SRAM、I/O、Gate Array を構成
し、上位の配線層をマスクレス露光により形成することにより、短時間、低コストでASIC を開発することができる。
現在0.18 μ m の1P6M(1-poly 6-Metal) のCMOS プロセスで、5 層目のみを配線に用いるプロトタイプ(Agile-1L)
が利用可能であり、ミニマルファブを利用することで5 層目の配線を約30 分で行うことができる。5 層目と6 層目の
配線層を2 層用いた手法(Agile-2L) も、技術的には可能な状況になっている。この手法は、短時間でチップをプロト
タイピング可能な点でFPGA、特に金属配線のワンタイム型のAnti-Fuse FPGA と競合する。本研究は、Agile-1 L、
Agile-2L の性能、電力を通常のASIC、SRAM 型、フラッシュ型、Anti-Fuse 型の3 種類のFPGA と比較する。現在利
用可能なAgile-1L は、1 層のみの配線が困難で性能、電力面で通常のASIC よりもかなり劣っているが、各種FPGA
に匹敵する。Agile-2L は通常のASIC に近い特性を持ち、各種FPGA と比較して十分な競争力を持つことを示す。 |
| (英) |
The Agile-Chip platform enables the rapid and low-cost development of ASICs by implementing the CPU, SRAM,
I/O, and Gate Array in the lower metal layers of an LSI, and forming the upper metal layers using maskless lithography.
Currently, a prototype called Agile-1L is available, which uses only the fifth metal layer for routing in a 0.18 μ m CMOS
process with 1P6M. By utilizing Minimal Fab, the routing of the fifth metal layer can be completed in approximately 30
minutes. A method using both the fifth and sixth metal layers (Agile-2L) is also technically feasible. This approach competes
with FPGAs―particularly one-time programmable Anti-Fuse FPGAs―in terms of enabling rapid chip prototyping. This study
compares the performance and power consumption of Agile-1L and Agile-2L with those of conventional ASICs and three types
of FPGAs: SRAM-based, flash-based, and Anti-Fuse-based. Although the currently available Agile-1L, which uses only a
single routing layer, performs significantly worse than conventional ASICs in terms of performance and power, it is comparable
to various types of FPGAs. Agile-2L, on the other hand, demonstrates characteristics closer to those of conventional ASICs
and shows sufficient competitiveness when compared to existing FPGAs. |
| キーワード |
(和) |
Agile設計 / マスクレス露光 / FPGA / / / / / |
| (英) |
Agile design / Maskless lithography / FPGA / / / / / |
| 文献情報 |
信学技報, vol. 125, no. 144, RECONF2025-36, pp. 70-75, 2025年8月. |
| 資料番号 |
RECONF2025-36 |
| 発行日 |
2025-07-28 (CPSY, DC, RECONF) |
| ISSN |
Online edition: ISSN 2432-6380 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
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CPSY2025-36 DC2025-36 RECONF2025-36 |
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