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| 講演抄録／キーワード | ||
| 講演名 | 2025-10-31 10:40 アレイテスト回路を用いたSiトレンチキャパシタの統計的容量計測とその三次元積層化 ○西牧良弥・齊藤宏河・間脇武蔵・黒田理人（東北大）  SDM2025-47 |
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| 抄録 | （和） | 本稿ではアレイテスト回路の被測定素子として形成したSiトレンチキャパシタの高精度・高確度な統計的容量計測と，三次元積層技術を用いたアレイテスト回路の応用について報告する．アレイテスト回路は二次元アレイ状に形成された素子の電気的特性を高速・高精度かつ統計的に計測可能なチップであり，本稿では高容量密度素子の一つであるSiトレンチキャパシタでpFオーダーの高精度・高確度な容量計測を実証した．また，被測定素子を別チップにアレイ状に形成し，テスト回路チップ上に三次元積層することで，アレイテスト回路と異なるプロセスや高温処理が必要なデバイス，様々な基板上に作られるデバイスの統計的特性計測に活用できる．積層構造の電気的接続についての検証結果を報告する． |
| （英） | This paper presents the high-precision and high-accuracy statistical capacitance measurement of Si trench capacitors using an array test circuit, and an application of this technology using 3D chip stacking. The array test circuit enables high-speed, statistical measurement of numerous devices under test (DUTs) formed in a 2D array. In this work, the precious pF-order statistical capacitance measurement for Si trench capacitors which are a type of high-density capacitance device was demonstrated. Furthermore, the array test circuit technology can be extended to measure devices with complex structures or different fabrication processes by stacking a separate DUT chip onto the test circuit. As a part of this study, the electrical connections of this stacked structure were confirmed. | |
| キーワード | （和） | 容量計測 / トレンチキャパシタ / アレイテスト回路 / 三次元積層 / / / / |
| （英） | Capacitance Measurement / Trench Capacitor / Array Test Circuit / 3D stacking / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 220, SDM2025-47, pp. 5-8, 2025年10月. | |
| 資料番号 | SDM2025-47 | |
| 発行日 | 2025-10-24 (SDM) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | SDM2025-47 |
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| 研究会情報 | |
| 研究会 | SDM |
| 開催期間 | 2025-10-31 - 2025-10-31 |
| 開催地（和） | 東北大学未来情報産業研究館５Ｆ |
| 開催地（英） | NICHe, Tohoku Univ. |
| テーマ（和） | プロセス科学と新プロセス技術 |
| テーマ（英） | Process Science and New Process Technology |
| 講演論文情報の詳細 | |
| 申込み研究会 | SDM |
| 会議コード | 2025-10-SDM |
| 本文の言語 | 日本語 |
| タイトル（和） | アレイテスト回路を用いたSiトレンチキャパシタの統計的容量計測とその三次元積層化 |
| サブタイトル（和） | |
| タイトル（英） | Statistical Capacitance Measurement of Si Trench Capacitors Using Array Test Circuit and 3D Stacking Thereof |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 容量計測 / Capacitance Measurement |
| キーワード(2)（和/英） | トレンチキャパシタ / Trench Capacitor |
| キーワード(3)（和/英） | アレイテスト回路 / Array Test Circuit |
| キーワード(4)（和/英） | 三次元積層 / 3D stacking |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 西牧 良弥 / Ryoya Nishimaki / ニシマキ リョウヤ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 齊藤 宏河 / Koga Saito / サイトウ コウガ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 間脇 武蔵 / Takezo Mawaki / マワキ タケゾウ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 黒田 理人 / Rihito Kuroda / クロダ リヒト |
| 第4著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-10-31 10:40:00 |
| 発表時間 | 20分 |
| 申込先研究会 | SDM |
| 資料番号 | SDM2025-47 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.220 |
| ページ範囲 | pp.5-8 |
| ページ数 | 4 |
| 発行日 | 2025-10-24 (SDM) |
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