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| 講演抄録／キーワード | ||
| 講演名 | 2025-12-01 14:15 RISC-Vプロセッサにおける命令レベル擬似乱数テストの有効性評価 ○濱村心之丞・大竹哲史（大分大）  VLD2025-24 ICD2025-44 DC2025-57 RECONF2025-75 |
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| 抄録 | （和） | 近年，組込みプロセッサでは運用環境（フィールド）における故障検出を目的としたソフトウェアベース自己テスト（SBST）の重要性が高まっている．一方で，テストプログラムの長さや実行時間，メモリ使用量には厳しい制約がある．本研究では，ハードウェアBISTの概念をソフトウェア上に移植し，擬似乱数パターン生成（LFSR）と応答圧縮（MISR）を命令レベルで実現する自己テスト手法を提案する．提案手法は，モジュールに対して生成されたテストパターンとテストプログラムテンプレートを用いる階層型SBSTに比べてテストメモリを大幅に削減できる．RISC-VプロセッサのALUを対象に縮退故障モデルで評価した結果，提案プログラムはATPG生成テストを上回る故障検出率を達成した．また，C言語による高位記述を用いることで，異なるアーキテクチャ間での再利用が容易となり，制約の厳しい運用環境にも適用可能な軽量・高汎用なSBST手法であることを確認した． |
| （英） | In recent years, Software-Based Self-Test (SBST) has become increasingly important for embedded processors to enable fault detection in field operation. However, strict constraints exist on test program length, execution time, and memory usage. This paper proposes a self-test method that transfers the concept of hardware Built-In Self-Test (BIST) to software, implementing pseudorandom pattern generation using a Linear Feedback Shift Register (LFSR) and response compression using a Multiple Input Signature Register (MISR) at the instruction level. Compared with hierarchical SBST approaches that use pre-generated test patterns and program templates for each module, the proposed method significantly reduces test memory requirements. Experimental evaluation on the Arithmetic Logic Unit (ALU) of a RISC-V processor under the stuck-at fault model demonstrates that the proposed program achieves a higher fault coverage than ATPG-generated tests. Moreover, by employing a high-level description in the C language, the proposed method achieves high portability across different architectures and provides a lightweight and versatile SBST solution applicable even under strict field constraints. |
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| キーワード | （和） | 命令レベル自己テスト / 擬似ランダムテスト / コンパイラ支援 / RISC-Vプロセッサ / テストメモリ削減 / / / |
| （英） | software-based self-test / pseudo-random testing / compiler-assisted / RISC-V processor / test memory reduction / / / | |
| 文献情報 | 信学技報, vol. 125, no. 262, DC2025-57, pp. 42-47, 2025年12月. | |
| 資料番号 | DC2025-57 | |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2025-24 ICD2025-44 DC2025-57 RECONF2025-75 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2025-12-01 - 2025-12-03 |
| 開催地（和） | 富山国際会議場（富山） |
| 開催地（英） | Toyama International Conference Center |
| テーマ（和） | デザインガイア2025 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2025 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2025-12-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | RISC-Vプロセッサにおける命令レベル擬似乱数テストの有効性評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of the Effectiveness of Instruction-Level Pseudorandom Testing on a RISC-V Processor |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 命令レベル自己テスト / software-based self-test |
| キーワード(2)（和/英） | 擬似ランダムテスト / pseudo-random testing |
| キーワード(3)（和/英） | コンパイラ支援 / compiler-assisted |
| キーワード(4)（和/英） | RISC-Vプロセッサ / RISC-V processor |
| キーワード(5)（和/英） | テストメモリ削減 / test memory reduction |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 濱村 心之丞 / Shinnosuke Hamamura / ハマムラ シンノスケ |
| 第1著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第2著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-01 14:15:00 |
| 発表時間 | 20分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2025-24, ICD2025-44, DC2025-57, RECONF2025-75 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.260(VLD), no.261(ICD), no.262(DC), no.263(RECONF) |
| ページ範囲 | pp.42-47 |
| ページ数 | 6 |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) |
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