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| 講演名 | 2025-12-02 17:30 遅延検査容易化設計に組込んだアービターPUFの実測評価 ○藤野泰弘・四柳浩之（徳島大）・橋爪正樹（放送大）  VLD2025-47 ICD2025-67 DC2025-80 RECONF2025-98 |
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| 抄録 | （和） | 近年,偽造 IC の増加により IC の信頼性低下が問題となっている.その対策として,製造ばらつきを利用して個体識別を可能とする PUF ( Physically Unclonable Function )が注目されている.しかし, PUF 回路を新たに組込む場合,面積増加が避けられないという課題がある.我々はこの問題に対処するため,遅延検査容易化設計に個体識別機能を持つアービター PUF を組み込む手法を開発してきた.本稿では,提案回路を試作 IC として実装し,実測による評価を行った.ランダムなチャレンジではレスポンスに偏りが生じたため,チャレンジ bit の分布を考慮した選択手法を導入し,周囲温度および電源電圧を変動させて PUF の安定性と一意性に対する影響を調査した.その結果,高い安定性と一意性が確認され,提案回路によりチップの個体識別が可能であることを示した. |
| （英） | In recent years, the increase in counterfeit ICs has raised concerns about the degradation of IC reliability. As a countermeasure, Physically Unclonable Function (PUF), which enables individual identification by utilizing manufacturing variations, has gained significant attention. However, embedding a new PUF circuit leads to an increase in area overhead. To address this issue, we have developed a method to integrate an arbiter PUF with an individual identification function into a design-for-testability circuit. In this paper, the proposed circuit was implemented on a prototype IC and evaluated through experimental measurements. Bias was observed in the responses of the PUF in the prototype IC when random challenges were applied. Therefore, we introduced a selection method that considers the distribution of challenge bits and measured the prototype ICs across various temperatures and supply voltages to investigate their effects on the stability and uniqueness of the PUF. As a result, high stability and uniqueness were confirmed, demonstrating that the proposed circuit enables reliable IC identification. | |
| キーワード | （和） | PUF(Physically Unclonable Function) / 遅延検査容易化設計 / IC 個体識別 / / / / / |
| （英） | PUF(Physically Unclonable Function) / Design-for-Testability / IC identification / / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 262, DC2025-80, pp. 161-166, 2025年12月. | |
| 資料番号 | DC2025-80 | |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2025-47 ICD2025-67 DC2025-80 RECONF2025-98 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2025-12-01 - 2025-12-03 |
| 開催地（和） | 富山国際会議場（富山） |
| 開催地（英） | Toyama International Conference Center |
| テーマ（和） | デザインガイア2025 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2025 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2025-12-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 遅延検査容易化設計に組込んだアービターPUFの実測評価 |
| サブタイトル（和） | |
| タイトル（英） | Experimental evaluation of an arbiter PUF embedded in a delay testable design |
| サブタイトル（英） | |
| キーワード(1)（和/英） | PUF(Physically Unclonable Function) / PUF(Physically Unclonable Function) |
| キーワード(2)（和/英） | 遅延検査容易化設計 / Design-for-Testability |
| キーワード(3)（和/英） | IC 個体識別 / IC identification |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤野 泰弘 / Yasuhiro Fujino / フジノ ヤスヒロ |
| 第1著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 四柳 浩之 / Hiroyuki Yotsuyanagi / ヨツヤナギ ヒロユキ |
| 第2著者 所属（和/英） | 徳島大学 (略称： 徳島大) Tokushima University (略称： Tokushima Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 橋爪 正樹 / Masaki Hashizume / ハシヅメ マサキ |
| 第3著者 所属（和/英） | 放送大学 (略称： 放送大) The Open University of Japan (略称： OUJ) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-02 17:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2025-47, ICD2025-67, DC2025-80, RECONF2025-98 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.260(VLD), no.261(ICD), no.262(DC), no.263(RECONF) |
| ページ範囲 | pp.161-166 |
| ページ数 | 6 |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) |
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