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| 講演抄録／キーワード | ||
| 講演名 | 2025-12-02 17:50 ASIC向け組込みFPGA-IPの自動生成ツールの開発 ○竹野晃大・久我守弘・飯田全広（熊本大）  VLD2025-45 ICD2025-65 DC2025-78 RECONF2025-96 |
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| 抄録 | （和） | 著者らはSoCの柔軟性向上を目的とした組込みFPGA-IP（eFPGA-IP）の自動生成ツールを開発している． ユーザが指定するFPGAアーキテクチャに関して，TILEアレイサイズ，論理セル構成および配線構造等の各種パラメタを 入力することで，カスタマイズしたeFPGA-IPのRTLコードを自動生成することができる． さらに，生成したe-FPGA-IP用の機能シミュレーション，論理合成，配置配線処理に必要な設計環境についても自動生成し， eFPGA-IPへ実装する回路の設計，実装および評価を効率良く行うことが可能となる． 評価の結果，本ツールは従来の手動設計プロセスと比較して，設計者が記述すべき総記述量を99％以上削減した．さらに，アレイサイズの変更といったアーキテクチャ修正に要する期間も，手動での1人日規模の作業に対して，本ツールでは約3.6秒で完了することができ，設計イテレーションの工数も99％以上削減できることを実証した． |
| （英） | We have developed an automatic generation tool for embedded FPGA-IP (eFPGA-IP) to enhance SoC flexibility. Users input architectural parameters (like TILE array size and logic configuration), and the tool automatically generates both the RTL code and the complete design environment (for simulation, logic synthesis, and place-and-route). This integrated approach enables the efficient design, implementation, and evaluation of circuits on the eFPGA-IP. Evaluation results demonstrate the tool's effectiveness: it reduces the required designer description by over 99％ compared to manual methods. Furthermore, it cuts the time for architectural modifications, such as changing the array size, from one man-day to just 3.6 seconds, achieving a labor reduction of over 99％ for design iterations. |
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| キーワード | （和） | eFPGA / MEC / embedded FPGA / SLMLET / SLM / / / |
| （英） | eFPGA / MEC / embedded FPGA / SLMLET / SLM / / / | |
| 文献情報 | 信学技報, vol. 125, no. 263, RECONF2025-96, pp. 149-154, 2025年12月. | |
| 資料番号 | RECONF2025-96 | |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2025-45 ICD2025-65 DC2025-78 RECONF2025-96 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2025-12-01 - 2025-12-03 |
| 開催地（和） | 富山国際会議場（富山） |
| 開催地（英） | Toyama International Conference Center |
| テーマ（和） | デザインガイア2025 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2025 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2025-12-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | ASIC向け組込みFPGA-IPの自動生成ツールの開発 |
| サブタイトル（和） | |
| タイトル（英） | Development of an Automatic Generation Tool for Embedded FPGA-IP for ASICs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | eFPGA / eFPGA |
| キーワード(2)（和/英） | MEC / MEC |
| キーワード(3)（和/英） | embedded FPGA / embedded FPGA |
| キーワード(4)（和/英） | SLMLET / SLMLET |
| キーワード(5)（和/英） | SLM / SLM |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 竹野 晃大 / Kodai Takeno / タケノ コウダイ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto UniversityKumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto UniversityKumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 飯田 全広 / Masahiro Iida / イイダ マサヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto UniversityKumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-02 17:50:00 |
| 発表時間 | 20分 |
| 申込先研究会 | RECONF |
| 資料番号 | VLD2025-45, ICD2025-65, DC2025-78, RECONF2025-96 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.260(VLD), no.261(ICD), no.262(DC), no.263(RECONF) |
| ページ範囲 | pp.149-154 |
| ページ数 | 6 |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) |
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