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| 講演抄録／キーワード | ||
| 講演名 | 2025-12-03 10:45 LLMを用いた論理回路のテスタビリティ解析 ○井手秋孝・王 森岭・甲斐 博・樋上喜信・高橋 寛（愛媛大）  VLD2025-55 ICD2025-75 DC2025-88 RECONF2025-106 |
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| 抄録 | （和） | 集積回路の微細化に伴い回路は複雑化し，高品質なテストは一層困難になっている。大規模論理回路を容易にテストするには，回路内部にテスト専用回路を挿入する Design for Test（DFT）が有効であり，適切な DFT 構成のためにはテスタビリティ解析が不可欠である。従来は回路構造や信号線の制御可能性・観測可能性といったヒューリスティックな指標で近似評価してきたが，回路の複雑化に伴い構造差による評価ばらつきが生じやすい。より汎用的な評価のため，本研究は大規模言語モデル（LLM）を用いた回路テスタビリティ評価の二方式（全ノード一括評価／反復的自己修正）を提案する。提案法は小規模回路で理論値と一致し，大規模回路では前者が高速・低コストである一方，出力欠落の懸念があり，後者は計算負荷増大と引き換えに精度と完全性を確保する。さらに，GPT-4o と o4-mini を用いて精度・完了率を体系的に比較した。 |
| （英） | As device scaling continues, integrated circuits grow increasingly complex, making high-quality testing more challenging. To facilitate testing of large logic circuits, Design-for-Test (DFT)--which inserts dedicated test circuitry into the design--is effective, and rigorous testability analysis is indispensable for configuring DFT appropriately. Conventional approaches approximate testability with heuristic metrics such as structural features and signal controllability/observability; however, as designs become more complex these heuristics exhibit variance across different structures. To obtain a more general evaluation, this work proposes two large-language-model (LLM)-based testability estimation schemes: (i) a batch scheme that evaluates all nodes at once and (ii) an iterative self-correction scheme. On small circuits, the proposed methods match theoretical values. On larger circuits, the batch scheme is faster and lower cost but prone to output omissions, whereas the iterative scheme achieves accuracy and completeness at the expense of higher computation. We further compare GPT-4o and o4-mini in terms of accuracy and completion rate. | |
| キーワード | （和） | テスタビリティ / テスト容易化設計（DFT） / 制御可能性 / 観測可能性 / テストポイント挿入 / 大規模言語モデル（LLM） / / |
| （英） | Testability / Design for Testability (DFT) / Controllability / Observability / Test Point Insertion / Large Language Models (LLM) / / | |
| 文献情報 | 信学技報, vol. 125, no. 262, DC2025-88, pp. 204-209, 2025年12月. | |
| 資料番号 | DC2025-88 | |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2025-55 ICD2025-75 DC2025-88 RECONF2025-106 |
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| 研究会情報 | |
| 研究会 | VLD DC RECONF ICD IPSJ-SLDM |
| 開催期間 | 2025-12-01 - 2025-12-03 |
| 開催地（和） | 富山国際会議場（富山） |
| 開催地（英） | Toyama International Conference Center |
| テーマ（和） | デザインガイア2025 -VLSI設計の新しい大地- |
| テーマ（英） | Design Gaia 2025 -New Field of VLSI Design- |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2025-12-VLD-DC-RECONF-ICD-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | LLMを用いた論理回路のテスタビリティ解析 |
| サブタイトル（和） | |
| タイトル（英） | LLM-Driven Testability Analysis for Gate-Level Circuits |
| サブタイトル（英） | |
| キーワード(1)（和/英） | テスタビリティ / Testability |
| キーワード(2)（和/英） | テスト容易化設計（DFT） / Design for Testability (DFT) |
| キーワード(3)（和/英） | 制御可能性 / Controllability |
| キーワード(4)（和/英） | 観測可能性 / Observability |
| キーワード(5)（和/英） | テストポイント挿入 / Test Point Insertion |
| キーワード(6)（和/英） | 大規模言語モデル（LLM） / Large Language Models (LLM) |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 井手 秋孝 / Akitaka Ide / イデ アキタカ |
| 第1著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ) |
| 第2著者 氏名（和/英/ヨミ） | 王 森岭 / Wang Senling / オウ シンレイ |
| 第2著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ) |
| 第3著者 氏名（和/英/ヨミ） | 甲斐 博 / Hiroshi Kai / カイ ヒロシ |
| 第3著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ) |
| 第4著者 氏名（和/英/ヨミ） | 樋上 喜信 / Higami Yoshinobu / ヒガミ ヨシノブ |
| 第4著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ) |
| 第5著者 氏名（和/英/ヨミ） | 高橋 寛 / Hiroshi Takahashi / タカハシ ヒロシ |
| 第5著者 所属（和/英） | 愛媛大学 (略称： 愛媛大) Ehime University (略称： Ehime Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-03 10:45:00 |
| 発表時間 | 20分 |
| 申込先研究会 | DC |
| 資料番号 | VLD2025-55, ICD2025-75, DC2025-88, RECONF2025-106 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.260(VLD), no.261(ICD), no.262(DC), no.263(RECONF) |
| ページ範囲 | pp.204-209 |
| ページ数 | 6 |
| 発行日 | 2025-11-24 (VLD, ICD, DC, RECONF) |
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