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| 講演抄録／キーワード | ||
| 講演名 | 2025-12-05 15:10 FPGAの特定用途構成における劣化検知のための自己テスト ○岡留志歩・大竹哲史（大分大）  DC2025-105 |
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| 抄録 | （和） | FPGAは再構成可能なLSIとして高い柔軟性を有する一方で，フィールド運用中の長期使用に伴う経年劣化の検出および評価が課題となっている．本研究では，微小遅延故障を捉える遅延故障テストをFPGAに適用し，動作マージンの減少を指標として劣化を検知するフィールド組込み自己テスト機構を提案する．提案機構では，遅延故障テストパターンと通常動作より高速なクロックを用いたテスト手法 (Faster-than At-Speed Test) により，劣化に起因する遅延の増加を検出する．実験では，恒温槽を用いて高温環境下で劣化による遅延特性変化を模擬し，提案機構により温度上昇に伴う動作マージンの減少を捉えられることを確認した． |
| （英） | While FPGAs, as reconfigurable LSIs, offer high flexibility, detecting and evaluating aging degradation during long-term field operation remains a challenge. This study proposes an in-field built-in self-test (BIST) mechanism that applies delay-fault testing to FPGAs and detects degradation by monitoring the reduction in operating margin. The proposed mechanism employs delay fault test patterns together with a clock faster than nominal operation (Faster-than At-Speed Test) to detect degradation-induced delay increases. In the experiments, delay characteristic variations caused by degradation were emulated under high-temperature conditions using a temperature chamber, and it was confirmed that the proposed mechanism can capture the reduction in operating margin associated with temperature increases. | |
| キーワード | （和） | FPGA / 組込み自己テスト / faster-than at-speed test / RTLスキャン設計 / 遅延テスト / / / |
| （英） | FPGA / built-in self-test / faster-than at-speed test / RTL scan design / delay test / / / | |
| 文献情報 | 信学技報, vol. 125, no. 278, DC2025-105, pp. 24-29, 2025年12月. | |
| 資料番号 | DC2025-105 | |
| 発行日 | 2025-11-28 (DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2025-105 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2025-12-05 - 2025-12-05 |
| 開催地（和） | 国分パークプラザ２階会議室 |
| 開催地（英） | Kokubu Park Plaza 2F conference room |
| テーマ（和） | Winter Workshop on Safety（安全性に関する冬のワークショップ） 安全性、その他一般 |
| テーマ（英） | Winter Workshop on Safety |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2025-12-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAの特定用途構成における劣化検知のための自己テスト |
| サブタイトル（和） | |
| タイトル（英） | Self-Test for Degradation Detection in Application-Specific FPGA Configurations |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 組込み自己テスト / built-in self-test |
| キーワード(3)（和/英） | faster-than at-speed test / faster-than at-speed test |
| キーワード(4)（和/英） | RTLスキャン設計 / RTL scan design |
| キーワード(5)（和/英） | 遅延テスト / delay test |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岡留 志歩 / Shiho Okadome / オカドメ シホ |
| 第1著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大竹 哲史 / Satoshi Ohtake / オオタケ サトシ |
| 第2著者 所属（和/英） | 大分大学 (略称： 大分大) Oita University (略称： Oita Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2025-12-05 15:10:00 |
| 発表時間 | 20分 |
| 申込先研究会 | DC |
| 資料番号 | DC2025-105 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.278 |
| ページ範囲 | pp.24-29 |
| ページ数 | 6 |
| 発行日 | 2025-11-28 (DC) |
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