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| 講演抄録／キーワード | ||
| 講演名 | 2026-02-17 16:25 出力バッファの挿入がラッチ遅延特性に与える影響の検討 ○齊藤 涼・難波一輝（千葉大）  DC2025-123 |
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| 抄録 | （和） | 近年の集積回路設計においては，微細化および低電圧化の進展により，後段回路の入力容量や出力バッファの有無といった出力負荷条件が，順序回路の伝搬遅延に与える影響を適切に評価することが重要となっている．しかし，代表的なラッチ構造を対象に，出力負荷条件の違いが遅延特性に及ぼす影響を同一条件下で比較した検討は十分とは言えない． 本研究では，DLatch，TMR（Triple Modular Redundancy），DICE（Dual Interlocked Storage Cell）の 3 種類の代表的なラッチ構造を対象として，出力に単段バッファを付加した場合と付加しない場合の伝搬遅延特性を比較評価することを目的とする．回路シミュレーションには HSPICE を用いた． 評価の結果，DLatch および TMR では，出力バッファの挿入により伝搬遅延は増加するものの，遅延特性の相対的な関係に大きな変化は見られなかった．一方，DICE ラッチでは，出力バッファの有無によって立ち上がり挙動が大きく異なることが確認された．以上より，DICE ラッチの遅延特性は回路構造および出力負荷条件に強く依存しており，負荷条件を考慮した遅延評価の重要性が示された． |
| （英） | In recent integrated circuit design, advances in miniaturization and low-voltage operation have made it crucial to properly evaluate the impact of output load conditions---such as the input capacitance of subsequent stages and the presence or absence of output buffers---on the propagation delay of sequential circuits. However, studies comparing the effects of different output load conditions on delay characteristics under identical conditions for representative latch structures remain insufficient. This study aims to compare and evaluate the propagation delay characteristics of three representative latch structures---DLatch, TMR (Triple Modular Redundancy), and DICE (Dual Interlocked Storage Cell)---with and without a single-stage buffer added to the output. HSPICE was used for circuit simulation. The evaluation results showed that for DLatch and TMR, while the insertion of an output buffer increased the propagation delay, no significant change was observed in the relative relationship of the delay characteristics. On the other hand, for the DICE latch, it was confirmed that the rise time behavior differed significantly depending on the presence or absence of an output buffer. From the above, it was demonstrated that the delay characteristics of the DICE latch strongly depend on the circuit structure and output load conditions, highlighting the importance of delay evaluation that considers load conditions. |
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| キーワード | （和） | ラッチ回路 / 伝搬遅延 / 出力負荷 / DICE / TMR / / / |
| （英） | latch circuit / propagation delay / output load / DICE / TMR / / / | |
| 文献情報 | 信学技報, vol. 125, no. 352, DC2025-123, pp. 71-75, 2026年2月. | |
| 資料番号 | DC2025-123 | |
| 発行日 | 2026-02-10 (DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | DC2025-123 |
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| 研究会情報 | |
| 研究会 | DC |
| 開催期間 | 2026-02-17 - 2026-02-17 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | VLSI設計とテストおよび一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | DC |
| 会議コード | 2026-02-DC |
| 本文の言語 | 日本語 |
| タイトル（和） | 出力バッファの挿入がラッチ遅延特性に与える影響の検討 |
| サブタイトル（和） | |
| タイトル（英） | Investigation of the Effect of Output Buffer Insertion on Latch Delay Characteristics |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ラッチ回路 / latch circuit |
| キーワード(2)（和/英） | 伝搬遅延 / propagation delay |
| キーワード(3)（和/英） | 出力負荷 / output load |
| キーワード(4)（和/英） | DICE / DICE |
| キーワード(5)（和/英） | TMR / TMR |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 齊藤 涼 / Ryo Saito / サイトウ リョウ |
| 第1著者 所属（和/英） | 千葉大学 (略称： 千葉大) Chiba University (略称： Chiba Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 難波 一輝 / Kazuteru Namba / ナンバ カズテル |
| 第2著者 所属（和/英） | 千葉大学 (略称： 千葉大) Chiba University (略称： Chiba Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-02-17 16:25:00 |
| 発表時間 | 25分 |
| 申込先研究会 | DC |
| 資料番号 | DC2025-123 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.352 |
| ページ範囲 | pp.71-75 |
| ページ数 | 5 |
| 発行日 | 2026-02-10 (DC) |
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