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| 講演抄録／キーワード | ||
| 講演名 | 2026-03-15 16:55 CFU Proving Ground と高位合成を用いた ASIP 設計における高速な機能検証手法の検討 ○休石大夢・藤枝直輝（愛知工大）  CPSY2025-63 DC2025-135 |
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| 抄録 | （和） | ASIP (Application-Specific Instruction-set Processor)の開発効率化に向け，CFU Proving Groundにおける高位合成を利用した設計フローに対して，新たな機能検証手法を提案する．CFU Proving Groundでは，シミュレーションによるシステムの機能検証を Verilator を用いて行う．しかし，この検証は高位合成後の RTL モデルに行う，サイクル精度のものである．そのため，設計によってはシミュレーション時間が増大し，開発効率を悪化させる．本稿では，高位合成用のC++モデルをシミュレーション環境に直接組み込み，カスタム命令に限り命令レベルでの検証を行うことで，高速な機能検証を実現する．適応ラインエンハンサをケーススタディとした評価から，本手法の ASIP 開発効率化に対する有用性を検討する． |
| （英） | Toward more efficient ASIP (Application-Specific Instruction-set Processor) development, we propose a novel functional verification method for the high-level synthesis-based design flow of CFU Proving Ground. Its system-level functional verification is done by simulation using Verilator. However, it is a cycle-accurate verification with an RTL model generated by high-level synthesis. It may increase simulation time and degrade development efficiency. The proposed method enables partial instruction-level verification to custom instructions, by directly integrating the C++ model for high-level synthesis into the simulation environment, to achieve faster functional verification. Using an adaptive line enhancer as a case study, we evaluate the usefulness of the proposed method for improving ASIP development efficiency. | |
| キーワード | （和） | ASIP / CFU Proving Ground / Verilator / 高位合成 / 機能検証 / / / |
| （英） | ASIP / CFU Proving Ground / Verilator / High-Level Synthesis / Functional Verification / / / | |
| 文献情報 | 信学技報, vol. 125, no. 401, CPSY2025-63, pp. 65-70, 2026年3月. | |
| 資料番号 | CPSY2025-63 | |
| 発行日 | 2026-03-08 (CPSY, DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2025-63 DC2025-135 |
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| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2026-03-15 - 2026-03-17 |
| 開催地（和） | サン・オリーブ オリーブホール |
| 開催地（英） | Sun-Olive Olive Hall |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2026 |
| テーマ（英） | ETNET2026 |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2026-03-DC-CPSY-SLDM-EMB-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | CFU Proving Ground と高位合成を用いた ASIP 設計における高速な機能検証手法の検討 |
| サブタイトル（和） | |
| タイトル（英） | Study on Fast Functional Verification Methodology for ASIP Design with CFU Proving Ground and High-Level Synthesis |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ASIP / ASIP |
| キーワード(2)（和/英） | CFU Proving Ground / CFU Proving Ground |
| キーワード(3)（和/英） | Verilator / Verilator |
| キーワード(4)（和/英） | 高位合成 / High-Level Synthesis |
| キーワード(5)（和/英） | 機能検証 / Functional Verification |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 休石 大夢 / Hiromu Yasuishi / ヤスイシ ヒロム |
| 第1著者 所属（和/英） | 愛知工業大学 (略称： 愛知工大) Aichi Institute of Technology (略称： AIT) |
| 第2著者 氏名（和/英/ヨミ） | 藤枝 直輝 / Naoki Fujieda / フジエダ ナオキ |
| 第2著者 所属（和/英） | 愛知工業大学 (略称： 愛知工大) Aichi Institute of Technology (略称： AIT) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-03-15 16:55:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2025-63, DC2025-135 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.401(CPSY), no.402(DC) |
| ページ範囲 | pp.65-70 |
| ページ数 | 6 |
| 発行日 | 2026-03-08 (CPSY, DC) |
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