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| 講演抄録／キーワード | ||
| 講演名 | 2026-03-15 14:00 System-Level Integration and Evaluation of RISC-V Advanced Interrupt Architecture towards Secure I/O on Multicore Platforms ○Xinyuan Fu・Akihiro Saiki・Keiji Kimura（Waseda University）  CPSY2025-54 DC2025-126 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | As multicore processors and heterogeneous systems become mainstream, interrupt handling has emerged as a critical bottleneck affecting both scalability and system security. Interrupts cross privilege boundaries and directly influence control flow, making them a sensitive shared resource in systems hosting mutually untrusted software components. Traditional interrupt architectures, including legacy RISC-V PLIC-based designs, were not designed with strong isolation or large-scale multicore systems in mind. In parallel, Trusted Execution Environments (TEEs) and secure runtime systems are increasingly required to provide strong isolation while sharing hardware resources. For such systems, interrupt delivery must be precisely controlled to prevent unauthorized interference. These trends motivate the need for hardware-supported interrupt architectures that provide scalability, isolation, and configurability. While Message Signal Interrupt (MSI) satisfies these requirements and has been introduced in TEE, further investigation is needed in terms of hardware and software to achieve truly secure systems. However, there have been no hardware research platforms for it. To the best of our knowledge, this work presents the first open, Linux-ready multicore hardware evaluation platform that integrates the RISC-V Advanced Interrupt Architecture, enabling MSI. By providing a complete and scalable interrupt subsystem compliant with the AIA specification, the proposed platform enables execution of AIA-aware system software and serves as a practical foundation for Linux-based and security-oriented research on multicore RISC-V systems. |
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| キーワード | （和） | / / / / / / / |
| （英） | Trusted Execution Environment / RISCV-AIA / multi-core / SoC architecture / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 401, CPSY2025-54, pp. 13-18, 2026年3月. | |
| 資料番号 | CPSY2025-54 | |
| 発行日 | 2026-03-08 (CPSY, DC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2025-54 DC2025-126 |
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| 研究会情報 | |
| 研究会 | DC CPSY IPSJ-SLDM IPSJ-EMB IPSJ-ARC |
| 開催期間 | 2026-03-15 - 2026-03-17 |
| 開催地（和） | サン・オリーブ オリーブホール |
| 開催地（英） | Sun-Olive Olive Hall |
| テーマ（和） | 組込み技術とネットワークに関するワークショップ ETNET2026 |
| テーマ（英） | ETNET2026 |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2026-03-DC-CPSY-SLDM-EMB-ARC |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | System-Level Integration and Evaluation of RISC-V Advanced Interrupt Architecture towards Secure I/O on Multicore Platforms |
| サブタイトル（英） | |
| キーワード(1)（和/英） | / Trusted Execution Environment |
| キーワード(2)（和/英） | / RISCV-AIA |
| キーワード(3)（和/英） | / multi-core |
| キーワード(4)（和/英） | / SoC architecture |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | フ シンゲン / Xinyuan Fu / フ シンゲン |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda University) |
| 第2著者 氏名（和/英/ヨミ） | 斎木 昭大 / Akihiro Saiki / サイキ アキヒロ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda University) |
| 第3著者 氏名（和/英/ヨミ） | 木村 啓二 / Keiji Kimura / キムラ ケイジ |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda University) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-03-15 14:00:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2025-54, DC2025-126 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.401(CPSY), no.402(DC) |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2026-03-08 (CPSY, DC) |
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