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| 講演抄録／キーワード | ||
| 講演名 | 2026-03-17 14:45 定数時間AES実装の高速化に向けたRISC-V拡張命令の設計・評価 ○目黒葉一朗・岡崎裕之（信州大）・布田裕一（東京工科大）・三重野武彦（EPSON AVASYS/信州大）  IT2025-142 ISEC2025-150 WBS2025-124 RCC2025-123 |
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| 抄録 | （和） | リソース制約の厳しい組込み機器において，AESの安全な実装は著しい性能低下を伴う．本稿ではRISC-Vプロセッサ（PicoRV32）を対象とし， 標準命令によるAES高速化の限界とその要因を検証した． 具体的には，高速だが脆弱性を孕むT-table実装，定数時間ベースライン実装，および標準Bitmanipulation拡張（Zbb/Zbc）による最適化実装の3手法を評価した． その結果，標準拡張の適用下においても有限体乗算の還元処理がボトルネックとして残存し，性能向上は約1.6倍に留まることが明らかになった．この知見に基づき， 同ボトルネックの解消に特化した最小限の独自命令を設計・導入し，その効果を検証した． 評価の結果，提案する独自命令を用いた実装は，ベースライン比で約24倍の高速化を達成した． 本評価結果は，汎用の標準命令セットにおける暗号処理のボトルネックを実証するとともに，わずか1命令のカスタム拡張が極めて高い性能向上をもたらすことを示している． |
| （英） | On resource-constrained embedded devices, a secure implementation of AES entails significant performance degradation. This paper investigates the limitations and underlying factors of accelerating AES on a RISC-V processor (PicoRV32) using only standard instructions. Specifically, we evaluated three approaches: a T-table implementation, which is fast but potentially vulnerable; a constant-time baseline implementation; and an optimized implementation utilizing the standard Bitmanipulation extensions (Zbb/Zbc). The results revealed that even with the application of standard extensions, the reduction process in finite field multiplication remains a bottleneck, limiting the performance improvement to approximately 1.6x. Based on this finding, we designed and introduced a minimal custom instruction dedicated to eliminating this bottleneck, and verified its effectiveness. The evaluation demonstrated that the implementation using the proposed custom instruction achieved an approximately 24x speedup over the baseline. These evaluation results substantiate the cryptographic bottlenecks inherent in general-purpose standard instruction sets and indicate that a custom extension of just a single instruction can yield an exceedingly high performance improvement. |
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| キーワード | （和） | AES / RISC-V / Bitmaniplation拡張 / 定数時間実装 / / / / |
| （英） | AES / RISC-V / Bitmaniplation / Constant-time implementation / / / / | |
| 文献情報 | 信学技報, vol. 125, no. 405, ISEC2025-150, pp. 420-424, 2026年3月. | |
| 資料番号 | ISEC2025-150 | |
| 発行日 | 2026-03-09 (IT, ISEC, WBS, RCC) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | IT2025-142 ISEC2025-150 WBS2025-124 RCC2025-123 |
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| 研究会情報 | |
| 研究会 | IT WBS ISEC RCC |
| 開催期間 | 2026-03-16 - 2026-03-17 |
| 開催地（和） | 信州大学 長野キャンパス |
| 開催地（英） | Nagano Campus, Shinshu University |
| テーマ（和） | ISEC/IT/RCC/WBS合同研究会 |
| テーマ（英） | Joint Workshop of ISEC, IT, RCC, and WBS |
| 講演論文情報の詳細 | |
| 申込み研究会 | ISEC |
| 会議コード | 2026-03-IT-WBS-ISEC-RCC |
| 本文の言語 | 日本語 |
| タイトル（和） | 定数時間AES実装の高速化に向けたRISC-V拡張命令の設計・評価 |
| サブタイトル（和） | |
| タイトル（英） | Constant-Time AES Acceleration via RISC-V ISA Extensions: Design and Evaluation |
| サブタイトル（英） | |
| キーワード(1)（和/英） | AES / AES |
| キーワード(2)（和/英） | RISC-V / RISC-V |
| キーワード(3)（和/英） | Bitmaniplation拡張 / Bitmaniplation |
| キーワード(4)（和/英） | 定数時間実装 / Constant-time implementation |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 目黒 葉一朗 / Youichirou Meguro / メグロ ヨウイチロウ |
| 第1著者 所属（和/英） | 信州大学 (略称： 信州大) Shinshu University (略称： Shinshu Univ) |
| 第2著者 氏名（和/英/ヨミ） | 岡崎 裕之 / Hiroyuki Okazaki / オカザキ ヒロユキ |
| 第2著者 所属（和/英） | 信州大学 (略称： 信州大) Shinshu University (略称： Shinshu Univ) |
| 第3著者 氏名（和/英/ヨミ） | 布田 裕一 / Yuichi Futa / フタ ユウイチ |
| 第3著者 所属（和/英） | 東京工科大学 (略称： 東京工科大) Tokyo University of Technology (略称： TUT) |
| 第4著者 氏名（和/英/ヨミ） | 三重野 武彦 / Takehiko Mieno / ミエノ タケヒコ |
| 第4著者 所属（和/英） | エプソンアヴァシス株式会社/信州大学 (略称： EPSON AVASYS/信州大) EPSON AVASYS Corporation/Shinshu University (略称： EPSON AVASYS/Shinshu Univ) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-03-17 14:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ISEC |
| 資料番号 | IT2025-142, ISEC2025-150, WBS2025-124, RCC2025-123 |
| 巻番号（vol） | vol.125 |
| 号番号（no） | no.404(IT), no.405(ISEC), no.406(WBS), no.407(RCC) |
| ページ範囲 | pp.420-424 |
| ページ数 | 5 |
| 発行日 | 2026-03-09 (IT, ISEC, WBS, RCC) |
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