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| 講演名 | 2026-04-10 13:30 ［依頼講演］5TダイナミックXOR/XNORゲートを用いた高速SRAM向け超高速・省面積ECC回路の開発 ○瀧口憲一郎・長田俊哉・佐藤康治・中村大輔・田中美紀・奥田治之（ルネサス エレクトロニクス）  ICD2026-9 |
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| 抄録 | （和） | トランジスタの微細化に伴い，SRAMにおけるソフトエラーが顕在化しており，その対策として誤り訂正符号（ECC）が有効である[1]．一方，高速SRAMでは，ECCデコーダの遅延が読み出しサイクル時間の大きな割合を占めるため，高速化と面積削減の両立が重要な課題となっている[2]．本研究では，高速SRAM向けECCのオーバヘッド低減を目的として，5Tr．構成のダイナミックXOR/XNOR（DXOR/DXNOR）ゲートを提案する．提案DXORは，ダイナミック動作によりXOR論理機能を実現し，従来のXORゲートに対して30%のゲート遅延低減および50%のゲート面積削減を実現する．さらに，縦長および横長の2種類のセルレイアウトを組み合わせたハイブリッドアーキテクチャと，レプリカ遅延回路を用いたタイミング生成回路を併用することで，多入力DXORの配線性と動作速度を向上させた．22nmプロセスで試作したTEG評価において，提案DXORは30%の遅延低減とダイナミック動作でも安定して動作できることを確認した．提案ECCデコーダを適用した高性能SRAMでは1.77GHz動作を達成し，従来構成比で25%の高速化を実現した．また，ECCデコーダ面積は30%削減を達成した．以上より，提案方式は高性能SRAMにおけるECCの高速化と高面積効率化に有効であることを示した． |
| （英） | With aggressive transistor scaling, soft errors have become a critical reliability issue in SRAMs, and error-correcting codes (ECCs) are widely adopted as an effective solution [1]. Meanwhile, in high-speed SRAM designs, the ECC decoder delay occupies a large portion of the read cycle time, posing a key challenge to achieving both high-speed operation and area efficiency [2]. This paper presents a 5-transistor Dynamic-XOR/XNOR (DXOR/DXNOR) gate to reduce the ECC overhead in high-speed SRAM applications. The proposed DXOR realizes XOR functionality by using dynamic operation and achieves 50% area reduction compared with a conventional static XOR gate. To further enhance scalability, a hybrid array architecture combining tall and narrow cell layouts is introduced, along with a timing generation technique using delay replica circuits. This approach improves routability and enables higher operating speed for large-scale XOR logic used in ECC. Measurement results from a fabricated 22nm test chip demonstrate that the proposed DXOR achieves approximately 30% delay reduction while maintaining stable dynamic operation. A high-performance SRAM incorporating the proposed ECC decoder operates at 1.77 GHz, achieving a 25% speed improvement over a conventional design, with a 30% reduction in ECC decoder area. These results demonstrate that the proposed approach effectively enables both high-speed operation and high area efficiency for ECC in high-performance SRAMs. | |
| キーワード | （和） | SRAM / ECC / XOR/XNOR / ダイナミック回路 / 高速化 / 面積削減 / / |
| （英） | SRAM / ECC / XOR/XNOR / dynamic circuit / high-speed operation / area efficiency / / | |
| 文献情報 | 信学技報, vol. 126, no. 3, ICD2026-9, pp. 21-21, 2026年4月. | |
| 資料番号 | ICD2026-9 | |
| 発行日 | 2026-04-02 (ICD) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2026-9 |
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| 研究会情報 | |
| 研究会 | ICD |
| 開催期間 | 2026-04-09 - 2026-04-10 |
| 開催地（和） | 川崎市産業振興会館 10階第4会議室 |
| 開催地（英） | Kawasaki City Industrial Promotion Hall |
| テーマ（和） | メモリ技術と集積回路技術一般 |
| テーマ（英） | Memory |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2026-04-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 5TダイナミックXOR/XNORゲートを用いた高速SRAM向け超高速・省面積ECC回路の開発 |
| サブタイトル（和） | |
| タイトル（英） | 22-nm Ultra-High-Speed Area-Efficient ECC Using 5T Dynamic XOR/XNOR Gates for High-Performance SRAM Applications |
| サブタイトル（英） | |
| キーワード(1)（和/英） | SRAM / SRAM |
| キーワード(2)（和/英） | ECC / ECC |
| キーワード(3)（和/英） | XOR/XNOR / XOR/XNOR |
| キーワード(4)（和/英） | ダイナミック回路 / dynamic circuit |
| キーワード(5)（和/英） | 高速化 / high-speed operation |
| キーワード(6)（和/英） | 面積削減 / area efficiency |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 瀧口 憲一郎 / Kenichiro Takiguchi / タキグチ ケンイチロウ |
| 第1著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第2著者 氏名（和/英/ヨミ） | 長田 俊哉 / Shunya Nagata / ナガタ シュンヤ |
| 第2著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第3著者 氏名（和/英/ヨミ） | 佐藤 康治 / Kouji Satou / サトウ コウジ |
| 第3著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第4著者 氏名（和/英/ヨミ） | 中村 大輔 / Daisuke Nakamura / ナカムラ ダイスケ |
| 第4著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第5著者 氏名（和/英/ヨミ） | 田中 美紀 / Miki Tanaka / タナカ ミキ |
| 第5著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 第6著者 氏名（和/英/ヨミ） | 奥田 治之 / Haruyuki Okuda / オクダ ハルユキ |
| 第6著者 所属（和/英） | ルネサス エレクトロニクス株式会社 (略称： ルネサス エレクトロニクス) Renesas Electronics (略称： Renesas Electronics) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-04-10 13:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2026-9 |
| 巻番号（vol） | vol.126 |
| 号番号（no） | no.3 |
| ページ範囲 | p.21 |
| ページ数 | 1 |
| 発行日 | 2026-04-02 (ICD) |
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