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| 講演抄録／キーワード | ||
| 講演名 | 2026-06-11 13:30 画像処理用NoCにおけるビットシリアル積和演算器の高効率化 ○秋山佳菜・近藤真史（岡山理科大）・横川智教（岡山県立大）・佐藤洋一郎（岡山理科大）  CAS2026-7 VLD2026-7 MSS2026-7 |
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| 抄録 | （和） | 近年，GPUによるSIMD型の画像処理用アクセラレータが広く普及しており，搭載されるコア数も増加の一途を辿っている．これに対して筆者らは，多数のコア間のデータ転送をパケット伝搬で実現するNetwork on Chip (NoC)に着目し，格子状に配置されたコアへ画素値を割り当てるとともに，演算結果を内包したパケットを螺旋状にルーティングすることにより高速な画像処理を実現している．しかし，各ルータに内蔵される積和演算器に起因して，実装可能なNoCの規模は著しく制限されている．この問題を解決するため，単一の全加算器のみを用いたビットシリアル積和演算器の応用について検討を進めているが，積和演算器を直接的に置換するのみでは小面積化の効果を十分に享受できていない．そこで本稿では，冗長なレジスタや制御タイミングを削減することにより，ビットシリアル積和演算器をNoCのそれに適した形態へ再構成し，NoC全体の資源効率化を図る．さらに，これに基づくNoCをHDLで設計し，シミュレーションを通じて所望の動作を確認するとともに，資源量の削減効果を定量的に明らかにする． |
| （英） | In recent years, GPU-based SIMD image processing accelerators have become widespread, and the number of cores has continued to increase. We focus on a Network on Chip (NoC) architecture that achieves data transfer among many cores through packet propagation, thereby enabling high-speed image processing by assigning pixel values to cores arranged in a grid and routing packets containing computation results in a spiral pattern. However, the implementable scale of the NoC is limited by the multiply–accumulate (MAC) units embedded in each router. To solve this problem, we investigate a bit-serial MAC architecture based on a single full adder. However, straightforward replacement of the conventional MAC unit cannot fully exploit the area-saving potential of the bit-serial design. Therefore, this paper presents a bit-serial MAC architecture optimized for the proposed NoC by reducing redundant registers and control overhead, thereby improving the overall hardware efficiency of the NoC. Furthermore, the proposed NoC is implemented in HDL and verified through simulation, and the effectiveness of the proposed method is quantitatively evaluated in terms of hardware resource reduction. | |
| キーワード | （和） | Network on Chip / 画像フィルタリング / ビットシリアル / 積和演算器 / / / / |
| （英） | Network on Chip / image filtering / bit-serial / multiply-and-accumulator / / / / | |
| 文献情報 | 信学技報, vol. 126, no. 63, CAS2026-7, pp. 34-39, 2026年6月. | |
| 資料番号 | CAS2026-7 | |
| 発行日 | 2026-06-04 (CAS, VLD, MSS) | |
| ISSN | Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2026-7 VLD2026-7 MSS2026-7 |
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| 研究会情報 | |
| 研究会 | MSS CAS VLD |
| 開催期間 | 2026-06-11 - 2026-06-12 |
| 開催地（和） | 沖縄県青年会館 会議室（梯梧の間（2F）） |
| 開催地（英） | |
| テーマ（和） | システムデザイン技術および一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2026-06-MSS-CAS-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 画像処理用NoCにおけるビットシリアル積和演算器の高効率化 |
| サブタイトル（和） | |
| タイトル（英） | A resource-efficient bit-serial Multiply-and-Accumulator for Network-on-Chip architecture based image processing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | Network on Chip / Network on Chip |
| キーワード(2)（和/英） | 画像フィルタリング / image filtering |
| キーワード(3)（和/英） | ビットシリアル / bit-serial |
| キーワード(4)（和/英） | 積和演算器 / multiply-and-accumulator |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 秋山 佳菜 / Kana Akiyama / アキヤマ カナ |
| 第1著者 所属（和/英） | 岡山理科大学 (略称： 岡山理科大) Okayama University of Science (略称： Okayama Univ. of Science) |
| 第2著者 氏名（和/英/ヨミ） | 近藤 真史 / Masafumi Kondo / コンドウ マサフミ |
| 第2著者 所属（和/英） | 岡山理科大学 (略称： 岡山理科大) Okayama University of Science (略称： Okayama Univ. of Science) |
| 第3著者 氏名（和/英/ヨミ） | 横川 智教 / Tomoyuki Yokogawa / ヨコガワ トモユキ |
| 第3著者 所属（和/英） | 岡山県立大学 (略称： 岡山県立大) Okayama Prefectural University (略称： Okayama Prefectural Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 佐藤 洋一郎 / Yoichiro Sato / サトウ ヨウイチロウ |
| 第4著者 所属（和/英） | 岡山理科大学 (略称： 岡山理科大) Okayama University of Science (略称： Okayama Univ. of Science) |
| 講演者 | 第1著者 |
| 発表日時 | 2026-06-11 13:30:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2026-7, VLD2026-7, MSS2026-7 |
| 巻番号（vol） | vol.126 |
| 号番号（no） | no.63(CAS), no.64(VLD), no.65(MSS) |
| ページ範囲 | pp.34-39 |
| ページ数 | 6 |
| 発行日 | 2026-06-04 (CAS, VLD, MSS) |
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