研究会開催プログラム - 2008-05-VLD-IPSJ-SLDM

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１日目のセッション終了後に懇親会を開催いたしますので，お誘い合わせの上ご参加下さいますようお願いいたします．

システムLSI設計技術研究会（IPSJ-SLDM）

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主査		小野寺秀俊 (京大)
幹事		内海功朗 (沖ネットワークLSI)，石原亨 (九大)，田宮豊 (富士通研)

VLSI設計技術研究会（VLD）

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専門委員長		石浦菜岐佐 (関西学院大)
副委員長		若林一敏 (NEC)
幹事		越智裕之 (京大)，河野一郎 (ルネサステクノロジ)

日時	2008年 5月 8日(木)　13:30 - 17:05 2008年 5月 9日(金)　10:00 - 15:25
議題	システム設計および一般
会場名	神戸大学百年記念館会議室A
住所	〒657-8501 神戸市灘区六甲台町1-1
交通案内	阪急「六甲駅」またはＪＲ「六甲道駅」下車。神戸市バス36系統「鶴甲団地前」行「神大文・理・農学部前」下車。 http://neweb.h.kobe-u.ac.jp/epg/sdkk/sdkk.html
会場世話人連絡先	神戸大学工学部情報知能工学科川口博 078-803-6317
お知らせ	◎5月8日研究会終了後，懇親会を予定していますので御参加ください．
著作権について	以下の論文すべての著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

5月8日(木) 午後招待講演１座長: 石浦菜岐佐(関西学院大) 13:30 - 14:30
(1)	13:30-14:30	［招待講演］FPGAを利用したHW/SW協調検証 VLD2008-1	○中村祐一・細川晃平（NEC）
	14:30-14:45	休憩　（ 15分）
5月8日(木) 午後アサーションベース検証座長: 松永裕介(九大) 14:45 - 15:35
(2)	14:45-15:10	Checker Circuit Generation for System Verilog Assertions in Prototyping Verification VLD2008-2	○Mengru Wang・Shinji Kimura（Waseda Univ.）
(3)	15:10-15:35	局所変数を含むアサーションに対するモデルチェッキングのためのチェッカ生成	竹内　翔・○浜口清治・垣内洋介・柏原敏伸（阪大）
	15:35-15:50	休憩　（ 15分）
5月8日(木) 午後合成および演算器最適化座長: 杉原真(豊橋技科大) 15:50 - 17:05
(4)	15:50-16:15	マルチプレクサの削減を目的としたバインディング改善手法	○小玉　翔・松永裕介（九大）
(5)	16:15-16:40	セレクタ論理を用いたバタフライ演算器の設計 VLD2008-5	○名村　健・戸川　望・柳澤政生・大附辰夫（早大）・外村元伸（大日本印刷）
(6)	16:40-17:05	スイッチング確率を考慮したprefix graph合成手法の改良について	○松永多苗子・木村晋二（早大）・松永裕介（九大）
5月9日(金) 午前招待講演２座長: 石原亨(九大) 10:00 - 11:00
(7)	10:00-11:00	［招待講演］LSIのノイズ問題:アプローチとチャレンジ	○永田　真（神戸大）
	11:00-11:15	休憩　（ 15分）
5月9日(金) 午前見積もり技術座長: 泉知論(立命館大) 11:15 - 12:05
(8)	11:15-11:40	Fast Wire Length Estimation in Obstructive Block Placement VLD2008-8	Shuting Li（Univ. of Kitakyushu）・Tan Yan（Univ. of Illinois at Urbana-Champaign）・○Yasuhiro Takashima・Hiroshi Murata（Univ. of Kitakyushu）
(9)	11:40-12:05	Analysis of Effects of Input Arrival Time Variations on On-Chip Bus Power Consumption VLD2008-9	○Masanori Muroyama・Tohru Ishihara・Hiroto Yasuura（Kyushu Univ.）
	12:05-13:30	昼食　（ 85分）
5月9日(金) 午後低消費電力設計座長: 河野一郎(ルネサス) 13:30 - 14:20
(10)	13:30-13:55	Fine-Grained Power Gating Based on the Controlling Value of Logic Gates VLD2008-10	○Lei Chen（Waseda Univ.）・Takashi Horiyama（Saitama Univ.）・Yuichi Nakamura（NEC）・Shinji Kimura（Waseda Univ.）
(11)	13:55-14:20	サブ100mW H.264/AVC MP@L4.1 HDTV解像度対応整数画素精度動き検出プロセッサコア	○水野孝祐・宮越純一・村地勇一郎・濱本真生・飯沼隆弘・石原朋和・印　芳・李　将充・上農哲也・川口　博・吉本雅彦（神戸大）
	14:20-14:35	休憩　（ 15分）
5月9日(金) 午後高信頼システム座長: 越智裕之(京大) 14:35 - 15:25
(12)	14:35-15:00	高信頼性モードと高速アクセスモードを有するディペンダブルSRAM	○奥村俊介・藤原英弘・井口友輔・野口紘希・森田泰弘・川口　博・吉本雅彦（神戸大）
(13)	15:00-15:25	リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術 VLD2008-13	○杉原　真（豊橋技科大/JST）

問合先と今後の予定
IPSJ-SLDM	システムLSI設計技術研究会（IPSJ-SLDM） [今後の予定はこちら]
	問合先	石原亨九州大学システムLSI研究センター〒814-0001 福岡市早良区百道浜3-8-33 TEL: 092-847-5188 FAX: 092-847-5190 Email: islrckshu-u
	お知らせ	◎SLDM研究会ホームページもご覧下さい． http://www.ipsj.or.jp/sig/sldm/
VLD	VLSI設計技術研究会（VLD） [今後の予定はこちら]
	問合先	越智裕之 (Hiroyuki OCHI) E-:oeek-u Tel.075-753-4803(直通) 京都大学大学院情報学研究科通信情報システム専攻
	お知らせ	◎VLD研究会ホームページもご覧下さい． http://www.ieice.org/~vld/