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VLSI設計技術研究会（VLD） [schedule] [select]
専門委員長 竹中 崇 (NEC)
副委員長 越智 裕之 (立命館大)
幹事 福田 大輔 (富士通研)， 永山 忍 (広島市大)
幹事補佐 Parizy Matthieu (富士通研)

システムとLSIの設計技術研究会（IPSJ-SLDM） [schedule] [select]
主査 浜口 清治 (島根大)
幹事 西出 岳央 (東芝)， 高島 康裕 (北九州市大)， 許 浩沿 (パナソニックセミコンダクタソリューションズ)

日時 2017年 5月10日(水)　13:30 - 16:50
議題 システム設計および一般 
会場名 北九州国際会議場 
住所 〒802-0001 福岡県北九州市小倉北区浅野３丁目８－１
交通案内 JR小倉駅から徒歩5分・福岡空港から30分
http://www.convention-a.jp/access/
会場世話人
連絡先		 高島 康裕
他の共催 ◆IEEE CEDA All Japan Joint Chapter 協賛
お知らせ ◎研究会終了後，懇親会を予定していますので御参加ください．
著作権に
ついて		 以下の論文すべての著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

5月10日(水) 午後  LSI設計一般
座長: パリジ マチュー（富士通研）
13:30 - 14:45
(1)
VLD		 13:30-13:55 Template-based C Description Generation after ECO at RTL Design Stage VLD2017-1 ○Qinhao Wang・Yusuke Kimura・Amir Masoud Gharehbaghi・Masahiro Fujita（UTokyo）
(2) 13:55-14:20 トレースバッファを使用した電気的バグの発生箇所絞り込み手法
○岩田 健太郎，ガラバギ アミル マスード，藤田 昌宏 (東大)
(3) 14:20-14:45 実行時間が変動するタスクに対するヘテロジーニアスコアでのTAS最適化手法
○土橋 亮太，野村 孔命，高島 康裕 (北九州市大)，中村 祐一 (NEC)
  14:45-15:00 休憩　（ 15分 ）
5月10日(水) 午後  物理・レイアウト設計
座長: 石田 勉（富士通研）
15:00 - 15:50
(4)
VLD		 15:00-15:25 クラスタリングを用いたレイアウトパターン分類の一手法 VLD2017-2 ○石野修平・長谷川　充・藤吉邦洋（東京農工大）
(5) 15:25-15:50 隣接するブロック間のみに配線をもつFPGAに対する配置配線手法
○丸岡 大浩，藤田 昌宏 (東大)
  15:50-16:05 休憩　（ 15分 ）
5月10日(水) 午後  招待講演
座長: 浜口 清治（島根大）
16:05 - 16:50
(6)
VLD		 16:05-16:50 ［招待講演］IEEE CEDA 日本チャプター発足とその役割 VLD2017-3 ○高橋篤司（東工大）

講演時間
一般講演発表 20 分 ＋ 質疑応答 5 分

問合先と今後の予定
VLD VLSI設計技術研究会（VLD）   [今後の予定はこちら]
問合先 福田 大輔（富士通研究所）
E--mail: d- 
お知らせ ◎VLD研究会ホームページもご覧下さい．
http://www.ieice.org/~vld/
IPSJ-SLDM システムとLSIの設計技術研究会（IPSJ-SLDM）   [今後の予定はこちら]
問合先 高島 康裕（北九州市大）
Email sldm2015isenvk-u 
お知らせ ◎SLDM研究会ホームページもご覧下さい．
http://www.sig-sldm.org/


Last modified: 2017-04-10 18:39:35


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