| 講演抄録／キーワード |
| 講演名 |
2005-01-25 13:30
［招待講演］IP再利用を容易化する検証IPとアサーション ～ 検証IPとSTARCにおける取り組み ～
○今井正紀（半導体理工学研究センター） |
| 抄録 |
（和） |
複雑化するSoCと製品サイクルの縮小に対応するため設計生産性向上への要求が増大している。IP再利用がその解決には必須である。結果として、SoCにおけるIPの搭載率の向上が益々見られるようになっている。ここで搭載されるIPには内製IPとともに３ｒｄパーティからの調達IPがあり、しばしば特に調達IPの機能品質の問題が指摘されており、IP再利用における阻害要因になっている。つまりIP再利用の容易化を図るには先ず検証品質、効率向上により設計-検証間ギャップを埋める必要がある。それに向けてはIP品質の向上に繋がる標準化が必要であり、STARCではアサーションチェッカーを含む検証IPに関するガイドライン策定などの取り組みを行っている。それらについて概要を紹介する。 |
| （英） |
Growing complexity of SoC’s and reducing life cycle time of electronic products both are demanding higher design productivity. IP reuse is an absolute must for its solution. Consequently, the growing number of IP cores tend to be integrated into a single chip to improve the productivity. As well known, integrated IP cores include 3rd party IP cores besides dedicated IP ones. The 3rd party IP cores are sometimes said to be problematic in functional quality, which is one of the main roadblocks that disturb IP reuse promotion. Therefore, to ease IP reuse, we need to close design-verification gap in advance by IP quality enhancements and efficient verification methodologies like as the assertion technology. We are developing IP related standards leading to attaining our goals. A guideline for verification IP’s including assertion checkers is one of such standards. Those activities in STARC are outlined. |
| キーワード |
（和） |
アサーション / 検証 / 検証IP / テストベンチ / IP / デリバラブルズ / 検証言語 / IP品質 |
| （英） |
assertion / verification / verification IP / testbench / IP / deliverables / HVL / IP quality |
| 文献情報 |
信学技報, vol. 104, no. 589, VLD2004-103, pp. 35-38, 2005年1月. |
| 資料番号 |
VLD2004-103 |
| 発行日 |
2005-01-18 (VLD, CPSY) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
CPSY VLD IPSJ-SLDM |
| 開催期間 |
2005-01-25 - 2005-01-26 |
| 開催地（和） |
慶應義塾大学 日吉キャンパス |
| 開催地（英） |
|
| テーマ（和） |
FPGAとその応用および一般 |
| テーマ（英） |
FPGA and its Application, etc |
| 講演論文情報の詳細 |
| 申込み研究会 |
VLD |
| 会議コード |
2005-01-CPSY-VLD-IPSJ-SLDM |
| 本文の言語 |
日本語 |
| タイトル（和） |
IP再利用を容易化する検証IPとアサーション |
| サブタイトル（和） |
検証IPとSTARCにおける取り組み |
| タイトル（英） |
* |
| サブタイトル（英） |
* |
| キーワード(1)（和/英） |
アサーション / assertion |
| キーワード(2)（和/英） |
検証 / verification |
| キーワード(3)（和/英） |
検証IP / verification IP |
| キーワード(4)（和/英） |
テストベンチ / testbench |
| キーワード(5)（和/英） |
IP / IP |
| キーワード(6)（和/英） |
デリバラブルズ / deliverables |
| キーワード(7)（和/英） |
検証言語 / HVL |
| キーワード(8)（和/英） |
IP品質 / IP quality |
| 第1著者 氏名（和/英/ヨミ） |
今井 正紀 / Masanori Imai / |
| 第1著者 所属（和/英） |
株式会社 半導体理工学研究センター (略称： 半導体理工学研究センター)
Semiconductor Technology Academic Research Center (略称： STARC) |
| 第2著者 氏名（和/英/ヨミ） |
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| 第2著者 所属（和/英） |
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| 第3著者 氏名（和/英/ヨミ） |
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| 第4著者 氏名（和/英/ヨミ） |
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| 第5著者 氏名（和/英/ヨミ） |
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| 第6著者 氏名（和/英/ヨミ） |
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| 第7著者 氏名（和/英/ヨミ） |
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| 第8著者 氏名（和/英/ヨミ） |
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| 第14著者 氏名（和/英/ヨミ） |
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| 第15著者 氏名（和/英/ヨミ） |
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| 第16著者 氏名（和/英/ヨミ） |
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| 第17著者 氏名（和/英/ヨミ） |
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| 第18著者 氏名（和/英/ヨミ） |
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| 第19著者 氏名（和/英/ヨミ） |
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| 第20著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2005-01-25 13:30:00 |
| 発表時間 |
30分 |
| 申込先研究会 |
VLD |
| 資料番号 |
VLD2004-103, CPSY2004-69 |
| 巻番号（vol） |
vol.104 |
| 号番号（no） |
no.589(VLD), no.591(CPSY) |
| ページ範囲 |
pp.35-38 |
| ページ数 |
4 |
| 発行日 |
2005-01-18 (VLD, CPSY) |
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