| 講演抄録／キーワード |
| 講演名 |
2006-05-12 14:00
90nmCMOS回路における遅延および電力ばらつきの実測と解析
○山口聖貴（九大）・Yang Yuan（西安理工大）・樽見幸祐・坂本良太・室山真徳・石原 亨・安浦寛人（九大） |
| 抄録 |
（和） |
近年，製造ばらつきに起因する回路性能のばらつきが顕著になってきている．回路性能のばらつきによって歩留まりが低下する．歩留まりを向上させるためにはばらつきに対処する設計手法が必要である．設計時にばらつきを考慮するためには，まず性能ばらつきの実態を確認する必要がある．本稿では，90nmプロセスを用いたCMOS回路において実測を行い，製造ばらつきが遅延および電力に与える影響について解析を行った．測定対象として199段のリングオシレータを用いた．ばらつきはチップ内およびチップ間に分けて測定し，遅延，動作時の電力および静止時の電力のばらつきについて実測および解析を行った．実測結果から，リーク電力のばらつきが大きいこと，チップ内よりもチップ間の方がばらつきが大きいことなどが確認できた． |
| （英） |
As the transistor size shrinks, process variations increase. Under the existence of the variations, an existing design flow will not be effective for minimizing the worst-case circuit delay and average power consumption. As the first step toward developing a better solution, this paper investigates basic characteristics of the delay and the power variation. We measured delay and power consumption values for 1,890 ring oscillator circuits designed with 90nm CMOS technology. We also analyzed both intra-chip and inter-chip variations for delay, dynamic power consumption and leakage power consumption. The measurement results demonstrated that the leakage power variation is very large and the inter-chip variations are larger than the intra-chip variations. |
| キーワード |
（和） |
遅延ばらつき / 電力ばらつき / Deep Sub-Micron / CMOS / / / / |
| （英） |
delay variation / power variation / Deep Sub-Micron / CMOS / / / / |
| 文献情報 |
信学技報, vol. 106, no. 32, VLD2006-13, pp. 41-46, 2006年5月. |
| 資料番号 |
VLD2006-13 |
| 発行日 |
2006-05-05 (VLD) |
| ISSN |
Print edition: ISSN 0913-5685 |
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