| 講演抄録／キーワード |
| 講演名 |
2006-10-04 13:30
高耐圧SiC-JFETの交流特性測定 ～ 高電圧バイアスおよびゲート電圧印加を可能とする測定回路 ～
○松崎俊太郎・舟木 剛・引原隆士（京大） |
| 抄録 |
（和） |
著者らは, SiCパワーデバイスの持つ高耐圧, 高速動作可能という特長を活かした電力変換回路の設計, 評価に計算機シミュレーションを適用するため,
これに用いるデバイスのモデル化を行っている.
既報では, SiCショットキーダイオードのモデル化に供する直流, 交流特性の測定法について述べた.
本報告では, SiC-JFETのモデル化に向けた電気的特性の測定を行う.
素子の電気的特性のうち, 直流特性は, 既存の測定装置で測定可能である.
一方交流特性については, 高電圧領域に対応した測定方法および装置が確立されていない.
特にSiC-JFETでは, 入力, 出力, 帰還容量の3つを，広いバイアス電圧に対して測定する必要がある上に,
ノーマリオンであることから, 静電容量測定時にゲート電圧を印加しなければならず, そのための回路を付加する必要がある.
そこで, 著者らは素子の定格電圧までバイアス電圧を印加可能な測定回路を考案, 作成し, 測定を行った.
さらに, 得られた直流特性, 交流特性をもとに, SiC--JFETのモデル化について議論する. |
| （英） |
We have been modeling SiC power devices for circuit simulation to design and evaluate power converter circuit.
The electrical characteristics measurement of SiC--SBD and its modeling were discussed in the previous article.
This article reports the measuring methods for the characterization of SiC-JFET.
The DC characteristics of a device can be measured by using existing measuring equipments.
However there is no existing devices to measure the AC characteristics of SiC-JFET input capacitance, output capacitance, and feedback capacitance over high bias drain voltage with applying negative DC gate voltage to keep the JFET off condition.
The authors propose measurement circuits for the AC characterization of a JFET.
The authors also discuss the models of SiC--JFET with the measured AC and DC characteristics. |
| キーワード |
（和） |
SiC-JFET / 端子間静電容量 / ゲート注入電荷量 / パラメータ抽出 / / / / |
| （英） |
SiC-JFET / Capacitance characteristics / Injected gate charge / Parameter extraction / / / / |
| 文献情報 |
信学技報, vol. 106, no. 272, CAS2006-24, pp. 19-24, 2006年10月. |
| 資料番号 |
CAS2006-24 |
| 発行日 |
2006-09-27 (CAS, NLP) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
|
| 研究会情報 |
| 研究会 |
NLP CAS |
| 開催期間 |
2006-10-04 - 2006-10-05 |
| 開催地（和） |
大阪府立大学中百舌鳥キャンパス |
| 開催地（英） |
|
| テーマ（和） |
一般 |
| テーマ（英） |
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| 講演論文情報の詳細 |
| 申込み研究会 |
CAS |
| 会議コード |
2006-10-NLP-CAS |
| 本文の言語 |
日本語 |
| タイトル（和） |
高耐圧SiC-JFETの交流特性測定 |
| サブタイトル（和） |
高電圧バイアスおよびゲート電圧印加を可能とする測定回路 |
| タイトル（英） |
High voltage-capacitance characteristics measurement for SiC-JFET |
| サブタイトル（英） |
Circuit for applying high voltage and gate voltage to SiC-JFET |
| キーワード(1)（和/英） |
SiC-JFET / SiC-JFET |
| キーワード(2)（和/英） |
端子間静電容量 / Capacitance characteristics |
| キーワード(3)（和/英） |
ゲート注入電荷量 / Injected gate charge |
| キーワード(4)（和/英） |
パラメータ抽出 / Parameter extraction |
| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
松崎 俊太郎 / Syuntaro Matsuzaki / マツザキ シュンタロウ |
| 第1著者 所属（和/英） |
京都大学 (略称： 京大)
Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
舟木 剛 / Tsuyoshi Funaki / フナキ ツヨシ |
| 第2著者 所属（和/英） |
京都大学 (略称： 京大)
Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） |
引原 隆士 / Takashi Hikihara / ヒキハラ タカシ |
| 第3著者 所属（和/英） |
京都大学 (略称： 京大)
Kyoto University (略称： Kyoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2006-10-04 13:30:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
CAS |
| 資料番号 |
CAS2006-24, NLP2006-47 |
| 巻番号（vol） |
vol.106 |
| 号番号（no） |
no.272(CAS), no.274(NLP) |
| ページ範囲 |
pp.19-24 |
| ページ数 |
6 |
| 発行日 |
2006-09-27 (CAS, NLP) |
|