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講演抄録/キーワード
講演名 2007-01-26 10:55
SFQ理論回路を用いた4-bビット・スライス・アダーの設計
朴 熙中山梨裕希吉川信行横浜国大)・田中雅光藤巻 朗名大)・寺井弘高NICT)・萬 伸一NEC
抄録 (和) 現在、様々な研究機関でSFQ論理回路を用いたディジタル回路の研究が行われている。その中で、我々はマイクロプロセッサの研究を行っている。このSFQマイクロプロセッサの設計はCOREアーキテクチャーに基づいており、設計の簡単化のために、1ビットずつデータを処理していくビット・シリアル・アーキテクチャーを用いてきた。しかし、回路の性能の向上のためにはビット幅を広くする必要がある。そこで、本論文ではnビットのビット・スライス毎にデータの加算を行うビット・スライス・アダーを提案する。提案したビット・スライス・アダーの桁上げの計算は桁上げ先見加算器に基づいており、各ビット・スライスで生成された桁上げ信号は計算のスループットを上げるために内部でフィードバックされる。我々は、32bitの加算器において演算時間と素子数のビットスライス幅依存性を調べた。更に実際にビットスライス幅が4である4b-ビット・スライス・アダーの設計を行い、高速テストにより正常動作を確認した。 
(英) Recently, a lot of researches on designing digital circuits by using SFQ logic circuits have been carried out extensively. We have been developing SFQ microprocessors based on the CORE architecture. In our SFQ microprocessor design, a bit-serial architecture, where the width of the data processed at the same time is 1-bit, has been used up to now to simplify the hardware complexity. In order to increase the performance of the microprocessor, however, we have to increase the width of the data processed at the same time, i.e. bit-slice width. In this paper, we present an architecture of bit-slice adder. In the proposed bit-slice adder, a logarithmic carry look-ahead adder architecture (CLA) was adapted to generate the carries, where the carries generated in the bit-slice data are fed back into the following bit-slice data internally to increase the throughput of the operation. We will show dependences of the operating time and the hardware cost of the bit-slice adder on the bit-slice width. We have also implemented a 4b bit-slice adder using SRL 2.5 kA/cm^2 niobium standard process, and demonstrated its high-speed operation.
キーワード (和) SFQ論理回路 / ビット・スライス・アダー / 加算器 / COREアーキテクチャー / 桁上げ先見加算器 / / /  
(英) SFQ logic circuit / bit-slice adder / adder / CORE architecture / carry look-ahead adder / / /  
文献情報 信学技報, vol. 106, no. 503, SCE2006-32, pp. 13-18, 2007年1月.
資料番号 SCE2006-32 
発行日 2007-01-19 (SCE) 
ISSN Print edition: ISSN 0913-5685
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研究会情報
研究会 SCE  
開催期間 2007-01-26 - 2007-01-26 
開催地(和) 超電導工学研究所(東雲) 
開催地(英) SRL 
テーマ(和) デジタル、一般 
テーマ(英) Digital electronics, etc 
講演論文情報の詳細
申込み研究会 SCE 
会議コード 2007-01-SCE 
本文の言語 日本語 
タイトル(和) SFQ理論回路を用いた4-bビット・スライス・アダーの設計 
サブタイトル(和)  
タイトル(英) Design and Implementation of Bit-Slice Adder 
サブタイトル(英)  
キーワード(1)(和/英) SFQ論理回路 / SFQ logic circuit  
キーワード(2)(和/英) ビット・スライス・アダー / bit-slice adder  
キーワード(3)(和/英) 加算器 / adder  
キーワード(4)(和/英) COREアーキテクチャー / CORE architecture  
キーワード(5)(和/英) 桁上げ先見加算器 / carry look-ahead adder  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 朴 熙中 / Heejoung Park / パク ヒジュン
第1著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama National Univ.)
第2著者 氏名(和/英/ヨミ) 山梨 裕希 / Yuki Yamanashi / ヤマナシ ユウキ
第2著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama National Univ.)
第3著者 氏名(和/英/ヨミ) 吉川 信行 / Nobuyuki Yoshikawa / ヨシカワ ノブユキ
第3著者 所属(和/英) 横浜国立大学 (略称: 横浜国大)
Yokohama National University (略称: Yokohama National Univ.)
第4著者 氏名(和/英/ヨミ) 田中 雅光 / Masamitsu Tanaka / タナカ マナミツ
第4著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第5著者 氏名(和/英/ヨミ) 藤巻 朗 / Akira Fujimaki / フジマキ アキラ
第5著者 所属(和/英) 名古屋大学 (略称: 名大)
Nagoya University (略称: Nagoya Univ.)
第6著者 氏名(和/英/ヨミ) 寺井 弘高 / Hirotaka Terai / テライ ヒロタカ
第6著者 所属(和/英) 情報通信研究機構 (略称: NICT)
National Institute of Information and Communications Technology (略称: NICT)
第7著者 氏名(和/英/ヨミ) 萬 伸一 / Shinichi Yorozu / ヨロズ シンイチ
第7著者 所属(和/英) 日本電気 (略称: NEC)
NEC (略称: NEC)
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講演者 第1著者 
発表日時 2007-01-26 10:55:00 
発表時間 25分 
申込先研究会 SCE 
資料番号 SCE2006-32 
巻番号(vol) vol.106 
号番号(no) no.503 
ページ範囲 pp.13-18 
ページ数
発行日 2007-01-19 (SCE) 


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