| 講演抄録／キーワード |
| 講演名 |
2007-03-07 17:40
90nmCMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察
○山口聖貴（九大）・Yuan Yang（西安理工大）・坂本良太・室山真徳・石原 亨・安浦寛人（九大） |
| 抄録 |
（和） |
近年，製造ばらつきに起因する回路性能のばらつきが顕著になってきている．回路性能のばらつきは歩留まりを低下させるため，ばらつきに対処する設計手法が必要である．設計時にばらつきを考慮するためには，まず性能ばらつきの実態を確認する必要がある．本稿では，90nmプロセスを用いたCMOS回路において実測を行い，遅延・電力ばらつきについて解析を行った．測定対象としてゲート段数，ゲート幅の異なるリングオシレータを用いた．ばらつきはチップ内およびチップ間に分けて測定し，ゲート段数およびゲート幅が遅延・電力ばらつきに与える影響について考察を行った．実測結果から，ゲート段数を増やすことで遅延ばらつきが抑えられることを確認した．また，ゲート幅を大きいとき遅延・電力ばらつきも大きいという実測結果が得られ，この要因について考察した． |
| （英） |
As the transistor size shrinks, process variations increase. Under the existence of the variations, an existing design flow will not be effective for minimizing the worst-case circuit delay and average power consumption. As the first step toward developing a better solution, this paper investigates basic characteristics of the delay/power variation.
We measured delay/power consumption values for 5 kinds of ring oscillator circuits with some gate depth/width designed with 90nm CMOS technology. We analyzed delay/power variations dependence on gate Depth/width. The measurement results demonstrated that delay variations can be suppressed by increasing the number of gate steps and showed that delay/power variations increase by enlarging gate width. |
| キーワード |
（和） |
遅延ばらつき / 電力ばらつき / CMOS / Deep Sub-Micron / / / / |
| （英） |
Delay Variation / Power Variation / CMOS / Deep Sub-Micron / / / / |
| 文献情報 |
信学技報, vol. 106, no. 550, ICD2006-209, pp. 73-78, 2007年3月. |
| 資料番号 |
ICD2006-209 |
| 発行日 |
2007-02-28 (VLD, ICD) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
ICD VLD |
| 開催期間 |
2007-03-07 - 2007-03-09 |
| 開催地（和） |
メルパルク沖縄 |
| 開催地（英） |
Mielparque Okinawa |
| テーマ（和） |
システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：小林 和淑(京都大学)> |
| テーマ（英） |
System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 |
| 申込み研究会 |
ICD |
| 会議コード |
2007-03-ICD-VLD |
| 本文の言語 |
日本語 |
| タイトル（和） |
90nmCMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察 |
| サブタイトル（和） |
|
| タイトル（英） |
A Study of Dependence on Gate Depth/Width for Analyzing Delay/Power Variations in 90nm CMOS Circuits |
| サブタイトル（英） |
|
| キーワード(1)（和/英） |
遅延ばらつき / Delay Variation |
| キーワード(2)（和/英） |
電力ばらつき / Power Variation |
| キーワード(3)（和/英） |
CMOS / CMOS |
| キーワード(4)（和/英） |
Deep Sub-Micron / Deep Sub-Micron |
| キーワード(5)（和/英） |
/ |
| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
山口 聖貴 / Masaki Yamaguchi / ヤマグチ マサキ |
| 第1著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
Yuan Yang / Yuan Yang / Yuan Yang |
| 第2著者 所属（和/英） |
西安理工大学 (略称： 西安理工大)
Xi’an University of Technology (略称： Xi’an Univ. of Technology) |
| 第3著者 氏名（和/英/ヨミ） |
坂本 良太 / Ryota Sakamoto / サカモト リョウタ |
| 第3著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第4著者 氏名（和/英/ヨミ） |
室山 真徳 / Masanori Muroyama / ムロヤマ マサノリ |
| 第4著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第5著者 氏名（和/英/ヨミ） |
石原 亨 / Tohru Ishihara / イシハラ トオル |
| 第5著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第6著者 氏名（和/英/ヨミ） |
安浦 寛人 / Hiroto Yasuura / ヤスウラ ヒロト |
| 第6著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第7著者 氏名（和/英/ヨミ） |
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| 第36著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2007-03-07 17:40:00 |
| 発表時間 |
20分 |
| 申込先研究会 |
ICD |
| 資料番号 |
VLD2006-118, ICD2006-209 |
| 巻番号（vol） |
vol.106 |
| 号番号（no） |
no.547(VLD), no.550(ICD) |
| ページ範囲 |
pp.73-78 |
| ページ数 |
6 |
| 発行日 |
2007-02-28 (VLD, ICD) |