講演抄録/キーワード |
講演名 |
2007-03-07 17:40
90nmCMOS回路における遅延・電力ばらつきのゲート段数およびゲート幅依存性に関する考察 ○山口聖貴(九大)・Yuan Yang(西安理工大)・坂本良太・室山真徳・石原 亨・安浦寛人(九大) エレソ技報アーカイブへのリンク:ICD2006-209 |
抄録 |
(和) |
近年,製造ばらつきに起因する回路性能のばらつきが顕著になってきている.回路性能のばらつきは歩留まりを低下させるため,ばらつきに対処する設計手法が必要である.設計時にばらつきを考慮するためには,まず性能ばらつきの実態を確認する必要がある.本稿では,90nmプロセスを用いたCMOS回路において実測を行い,遅延・電力ばらつきについて解析を行った.測定対象としてゲート段数,ゲート幅の異なるリングオシレータを用いた.ばらつきはチップ内およびチップ間に分けて測定し,ゲート段数およびゲート幅が遅延・電力ばらつきに与える影響について考察を行った.実測結果から,ゲート段数を増やすことで遅延ばらつきが抑えられることを確認した.また,ゲート幅を大きいとき遅延・電力ばらつきも大きいという実測結果が得られ,この要因について考察した. |
(英) |
As the transistor size shrinks, process variations increase. Under the existence of the variations, an existing design flow will not be effective for minimizing the worst-case circuit delay and average power consumption. As the first step toward developing a better solution, this paper investigates basic characteristics of the delay/power variation.
We measured delay/power consumption values for 5 kinds of ring oscillator circuits with some gate depth/width designed with 90nm CMOS technology. We analyzed delay/power variations dependence on gate Depth/width. The measurement results demonstrated that delay variations can be suppressed by increasing the number of gate steps and showed that delay/power variations increase by enlarging gate width. |
キーワード |
(和) |
遅延ばらつき / 電力ばらつき / CMOS / Deep Sub-Micron / / / / |
(英) |
Delay Variation / Power Variation / CMOS / Deep Sub-Micron / / / / |
文献情報 |
信学技報, vol. 106, no. 550, ICD2006-209, pp. 73-78, 2007年3月. |
資料番号 |
ICD2006-209 |
発行日 |
2007-02-28 (VLD, ICD) |
ISSN |
Print edition: ISSN 0913-5685 |
著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) |
PDFダウンロード |
エレソ技報アーカイブへのリンク:ICD2006-209 |