| 講演抄録／キーワード |
| 講演名 |
2007-03-08 13:50
ポテンシャル法を用いたBGA配線手法
○広松隆幸・稲木雅人・高島康裕・梶谷洋司（北九州市大） |
| 抄録 |
（和） |
近年のLSIチップの大規模化，高集積化に伴い，パッケージのピン数も増加してきている. その増加に対応するため, Ball Grid Array (BGA)と呼ばれるパッケージが広く利用されている. しかし, このBGAにおける配線設計は複雑化しており, 従来の手設計による手法では設計が不可能となっている. 本稿では, 一層BGAパッケージ配線におけるPads on the In-most (PoI)モデルに着目する. そのモデルにおいて, 各ボールへのネット割り当てが未定である場合に対し, 各ボール間の配線数が制約として与えられているときの配線長最小化を総ボール間配線数最小化問題として定義する. この問題に対し, 平面配線の位相情報の表現手法であるポテンシャル法の利用を検討した. ポテンシャル法による配線では, 各ボールにポテンシャルと呼ばれる順序関係をno-saddle制約の下で割り当てることにより, ボールからの配線経路が一意に定まる. このポテンシャルの割り当てを発見的に行なうアルゴリズムを提案する. また, ポテンシャル法のSimulated Annealing法による実装を行ない, 提案アルゴリズムとの比較を行なった. そして, 実験により, 提案手法の有効性を確認した. |
| （英） |
As the number of devices in an LSI chip becomes larger, the number of package pins also becomes larger. To fold the pins in the chip area, Ball Grid Array (BGA) packages are widely used. However, since the constrinats of the routing problem in BGA is too much and complicated, it is hard to design it manually. In this paper, we propose a novel routing algorithm for Pads on the In-most model (PoI) to minimize the total number of routes between adjacent pins, which has a strong relation with the minimum total wire length. We assume that i) the number of layers is one, ii) no assignment of nets to pads exists, and iii) the constraint of the number of nets between adjacent pins is given. For this problem, a novel representation of planar routing, called potential routing method, is used. On the potential routing, when a potential is assigned to each ball under the no-saddle constraint, the route of the ball is determined uniquely. Our algorithm is a heuristics based on the potential method. In addition, we compared the proposed method with SA-based algorithm also based on potential method. As a result, the proposed method output the less number of routes than that by SA-based algorithm. |
| キーワード |
（和） |
Ball Grid Array (BGA) / ポテンシャル法 / モノトニック配線 / デザインルール / no-saddle 制約 / 1層配線 / ネット割り当て / |
| （英） |
Ball Grid Array (BGA) / Potential router / Monotonic routing / Design rules / No-saddle constraints / Single layer routing / Net assignment / |
| 文献情報 |
信学技報, vol. 106, no. 548, VLD2006-131, pp. 73-78, 2007年3月. |
| 資料番号 |
VLD2006-131 |
| 発行日 |
2007-03-01 (VLD, ICD) |
| ISSN |
Print edition: ISSN 0913-5685 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
ICD VLD |
| 開催期間 |
2007-03-07 - 2007-03-09 |
| 開催地（和） |
メルパルク沖縄 |
| 開催地（英） |
Mielparque Okinawa |
| テーマ（和） |
システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：小林 和淑(京都大学)> |
| テーマ（英） |
System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 |
| 申込み研究会 |
VLD |
| 会議コード |
2007-03-ICD-VLD |
| 本文の言語 |
日本語 |
| タイトル（和） |
ポテンシャル法を用いたBGA配線手法 |
| サブタイトル（和） |
|
| タイトル（英） |
BGA Routing by The Potential Router |
| サブタイトル（英） |
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| キーワード(1)（和/英） |
Ball Grid Array (BGA) / Ball Grid Array (BGA) |
| キーワード(2)（和/英） |
ポテンシャル法 / Potential router |
| キーワード(3)（和/英） |
モノトニック配線 / Monotonic routing |
| キーワード(4)（和/英） |
デザインルール / Design rules |
| キーワード(5)（和/英） |
no-saddle 制約 / No-saddle constraints |
| キーワード(6)（和/英） |
1層配線 / Single layer routing |
| キーワード(7)（和/英） |
ネット割り当て / Net assignment |
| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
広松 隆幸 / Takayuki Hiromatsu / ヒロマツ タカユキ |
| 第1著者 所属（和/英） |
北九州市立大学 (略称： 北九州市大)
The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第2著者 氏名（和/英/ヨミ） |
稲木 雅人 / Masato Inagi / イナギ マサト |
| 第2著者 所属（和/英） |
北九州市立大学 (略称： 北九州市大)
The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第3著者 氏名（和/英/ヨミ） |
高島 康裕 / Yasuhiro Takashima / タカシマ ヤスヒロ |
| 第3著者 所属（和/英） |
北九州市立大学 (略称： 北九州市大)
The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第4著者 氏名（和/英/ヨミ） |
梶谷 洋司 / Yoji Kajitani / カジタニ ヨウジ |
| 第4著者 所属（和/英） |
北九州市立大学 (略称： 北九州市大)
The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第5著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2007-03-08 13:50:00 |
| 発表時間 |
20分 |
| 申込先研究会 |
VLD |
| 資料番号 |
VLD2006-131, ICD2006-222 |
| 巻番号（vol） |
vol.106 |
| 号番号（no） |
no.548(VLD), no.551(ICD) |
| ページ範囲 |
pp.73-78 |
| ページ数 |
6 |
| 発行日 |
2007-03-01 (VLD, ICD) |
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