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| 講演抄録／キーワード | ||
| 講演名 | 2007-05-11 10:55 非同期単精度浮動小数点除算器の方式検討とFPGA実装 ○廣本正之・高橋温子・神山真一・越智裕之（京大）・中村行宏（立命館大）  VLD2007-10 |
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| 抄録 | （和） | ディジタルシステムの開発において単相同期式設計が普及しているが，クロック周波数に応じてレジスタ間の組み合わせ回路段数を最適化しなければ十分に性能を発揮することができないため，クロック周波数が異なるシステム間での設計資産の流用は困難であった．本稿では，各々のモジュールがそれぞれ最高の速度で動作可能な非同期式システムに注目し，これをIEEE754 準拠単精度浮動小数点除算器に適用することを提案する．提案する除算器は，減算シフトの反復で仮数部の除算を行うモジュールをグローバルクロックと独立なローカルクロックで動作させ，前後の正規化や丸めのモジュールとは非同期のインターフェースで接続しようというものであり，(1) 特定のターゲットテクノロジに対し単一の設計資産で任意のグローバルクロック周波数のシステムに対応可能，(2) ローカルクロック周波数の最適化による面積効率や電力効率の改善，などが期待される．また本稿では，提案非同期回路をXilinx社のFPGA 向けに設計，評価した結果も報告する． |
| （英） | Synchronous design methodology is widely used for today's digital circuits. However, highly optimized synchronous design for a specific clock frequency is difficult to be reused in another system with different clock requency, because logic depth between FFs should be tailored for the clock requency. In this paper, we focus on \textit{Asynchronous} design, in which each module works at its best performance, and apply it to an IEEE754-standard single-precision floating-point divider. In our divider, a mantissa divider is driven by a high-speed local clock and connected to pre-/post-processing modules with asynchronous interface. Our divider is ready to be built into a system with arbitrary clock frequency and achieve its peak performance and area- and power-efficiency. This paper also reports an implementation result of the proposed divider on a Xilinx FPGA. |
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| キーワード | （和） | IP再利用性 / IEEE754 / 低消費電力 / 減算シフト型除算器 / / / / |
| （英） | IP reusability / IEEE754 / low power design / digit-recurrence divider / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 32, VLD2007-10, pp. 19-24, 2007年5月. | |
| 資料番号 | VLD2007-10 | |
| 発行日 | 2007-05-04 (VLD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-10 |
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| 研究会情報 | |
| 研究会 | VLD IPSJ-SLDM |
| 開催期間 | 2007-05-10 - 2007-05-11 |
| 開催地（和） | 京大会館 |
| 開催地（英） | Kyodai Kaikan |
| テーマ（和） | システム設計および一般 |
| テーマ（英） | System Design, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-05-VLD-IPSJ-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | 非同期単精度浮動小数点除算器の方式検討とFPGA実装 |
| サブタイトル（和） | |
| タイトル（英） | An Asynchronous Single-precision Floating-point Divider and its Implementation on FPGA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | IP再利用性 / IP reusability |
| キーワード(2)（和/英） | IEEE754 / IEEE754 |
| キーワード(3)（和/英） | 低消費電力 / low power design |
| キーワード(4)（和/英） | 減算シフト型除算器 / digit-recurrence divider |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 廣本 正之 / Masayuki Hiromoto / ヒロモト マサユキ |
| 第1著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高橋 温子 / Atsuko Takahashi / タカハシ アツコ |
| 第2著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 神山 真一 / Shin'ichi Kouyama / コウヤマ シンイチ |
| 第3著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 越智 裕之 / Hiroyuki Ochi / オチ ヒロユキ |
| 第4著者 所属（和/英） | 京都大学 (略称： 京大) Kyoto University (略称： Kyoto Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 中村 行宏 / Yukihiro Nakamura / ナカムラ ユキヒロ |
| 第5著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-05-11 10:55:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-10 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.32 |
| ページ範囲 | pp.19-24 |
| ページ数 | 6 |
| 発行日 | 2007-05-04 (VLD) |
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