| 講演抄録／キーワード |
| 講演名 |
2007-05-31 13:15
チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析
○福本尚人・三原智伸・井上弘士・村上和彰（九大） |
| 抄録 |
（和） |
複数コアを1チップに搭載するチップマルチプロセッサ(CMP)が注目されている．CMPは，複数コアで並列処理することで高い演算性能を達成することができる．しかしながら，メモリバンド幅の制約や複数コア搭載によるメモリアクセス頻度の上昇により，メモリウォール問題が深刻化する．主記憶のアクセス時間を隠蔽する方法のひとつにデータ・プリフェッチがある．CMPにおいてデータ・プリフェッチを行う場合，コア間の相互作用があるため， シングルコアプロセッサとは異なる効果が現れる．そこで本稿では，CMPにおけるデータ・プリフェッチが性能へ与える影響を分析した．その結果，プリフェッチしたデータが無効化される割合は極めて小さく，プリフェッチを発行したコア以外のメモリアクセス時間を隠蔽するプリフェッチが約5\%あることが明らかになった． |
| （英） |
Chip MultiProcessors (or CMPs) can achieve higher performance by means of exploiting thread level parallelism. Increasing the number of processor cores in a chip dramatically improves the peak performance. However, since the memory bandwidth does not scale with the number of cores, the negative impact of the memory-wall problem becomes more critical. Data prefetching is a well known approach to compensating for the poor memory performance, and has been employed in commercial processor chips. Although a number of prefetching techniques have so far been proposed, in many cases, they have assumed that the processor core in a chip is only one. In CMP chips, there are some shared resources such as L2 caches, buses, and so on. Therefore, the effect of prefetching on CMPs should be different from that on single-core processors. In this paper, we analyze the effect of prefetching on CMP
performance. This paper first classifies the impact of prefetch
operations issued during a program execution. Then, we discuss
qualitatively and quantitatively the effect of prefetching to the memory
performance. The experimental results show that the negative effect of
invalidation of prefetched data is very small. In addition, it is
observed that about 5\% of prefetch operations improve the cache hit
rates of other cores. |
| キーワード |
（和） |
チップマルチプロセッサ / データ・プリフェッチ / キャッシュメモリ / / / / / |
| （英） |
CMP / data prefetching / cache memory / / / / / |
| 文献情報 |
信学技報, vol. 107, pp. 19-24, 2007年5月. |
| 資料番号 |
|
| 発行日 |
2007-05-24 (ICD) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
| PDFダウンロード |
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| 研究会情報 |
| 研究会 |
ICD IPSJ-ARC |
| 開催期間 |
2007-05-31 - 2007-06-01 |
| 開催地（和） |
株式会社富士通研究所 岡田記念ホール |
| 開催地（英） |
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| テーマ（和） |
集積回路とアーキテクチャの協創～プロセッサ、メモリ、システムLSIおよび一般～<オーガナイザ：井上弘士(九州大学)> |
| テーマ（英） |
Creative Collaboration between Circuit and Architecture: Processor, Memory and SOC |
| 講演論文情報の詳細 |
| 申込み研究会 |
IPSJ-ARC |
| 会議コード |
2007-05-ICD-IPSJ-ARC |
| 本文の言語 |
日本語 |
| タイトル（和） |
チップマルチプロセッサにおけるデータ・プリフェッチ効果の分析 |
| サブタイトル（和） |
|
| タイトル（英） |
Effect of Data Prefetching on Chip MultiProcessor |
| サブタイトル（英） |
|
| キーワード(1)（和/英） |
チップマルチプロセッサ / CMP |
| キーワード(2)（和/英） |
データ・プリフェッチ / data prefetching |
| キーワード(3)（和/英） |
キャッシュメモリ / cache memory |
| キーワード(4)（和/英） |
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| キーワード(5)（和/英） |
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| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
福本 尚人 / Naoto Fukumoto / フクモト ナオト |
| 第1著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第2著者 氏名（和/英/ヨミ） |
三原 智伸 / Tomonobu Mihara / ミハラ トモノブ |
| 第2著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第3著者 氏名（和/英/ヨミ） |
井上 弘士 / Koji Inoue / イノウエ コウジ |
| 第3著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第4著者 氏名（和/英/ヨミ） |
村上 和彰 / Kazuaki Murakami / ムラカミ カズアキ |
| 第4著者 所属（和/英） |
九州大学 (略称： 九大)
Kyushu University (略称： Kyushu Univ.) |
| 第5著者 氏名（和/英/ヨミ） |
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| 講演者 |
第1著者 |
| 発表日時 |
2007-05-31 13:15:00 |
| 発表時間 |
30分 |
| 申込先研究会 |
IPSJ-ARC |
| 資料番号 |
ICD2007-20 |
| 巻番号（vol） |
vol.107 |
| 号番号（no） |
no.76 |
| ページ範囲 |
pp.19-24 |
| ページ数 |
6 |
| 発行日 |
2007-05-24 (ICD) |
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