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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-01 16:15 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成 ○藤岡与周・苫米地宣裕（八戸工大）・亀山充隆（東北大）  ICD2007-34 |
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| 抄録 | （和） | 不規則かつ高並列な処理の演算遅れ時間を減少するためには，細粒度高並列処理が有用であるが，通常のVLIW制御方式ではルータの個数とともにデータ転送などの制御メモリ容量もまた膨大になる．そこで本稿では，あらかじめ処理アルゴリズムが与えられていると仮定して，スケジューリングやアロケーションをパケット衝突が起こらずかつ演算遅れ時間を減少するという制約下でオフラインで実施する，セミオートノマスパケットルーティングの概念を提案している．これにより，ルータ構造を大幅に簡略化できるとともに，パケット転送による自律的な制御タイミング生成により制御メモリを大幅に減少可能な高並列VLSIプロセッサアーキテクチャを提案している． |
| （英） | Until now, network on chip technology based on course grain packet data transfer was proposed. In this paper, fine grain packet data transfer scheme is introduced to make intra-chip data transfer flexible and programmable in micronetwork. A protocol based on hybrid utilization of autonomous packet data transfer and offline scheduling/allocation is effectively employed for making a router as simple as possible, so that packet collision in the micronetwork does not occur. Because the timing control of packet-receive is automatically done in the router, complexity of VLIW control can be greatly reduced. A special control module to control the packet-send timing is proposed to realize effective packet data transfer. |
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| キーワード | （和） | ネットワークオンチップ / 並列VLSIプロセッサ / セミオートノマスパケットルーティング / 制御メモリ容量の減少 / / / / |
| （英） | Network-on-Chip / Parallel VLSI Processor / Semi-Autonomous Packet Routing / Reduction of Control Complexity / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 76, ICD2007-34, pp. 103-108, 2007年5月. | |
| 資料番号 | ICD2007-34 | |
| 発行日 | 2007-05-24 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2007-34 |
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| 研究会情報 | |
| 研究会 | ICD IPSJ-ARC |
| 開催期間 | 2007-05-31 - 2007-06-01 |
| 開催地（和） | 株式会社富士通研究所 岡田記念ホール |
| 開催地（英） | |
| テーマ（和） | 集積回路とアーキテクチャの協創～プロセッサ、メモリ、システムLSIおよび一般～<オーガナイザ：井上弘士(九州大学)> |
| テーマ（英） | Creative Collaboration between Circuit and Architecture: Processor, Memory and SOC |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2007-05-ICD-IPSJ-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 演算器レベル・パケット転送方式に基づく高並列VLSIプロセッサの構成 |
| サブタイトル（和） | |
| タイトル（英） | Design of a highly parallel VLSI processor based on functional-unit-level packet data transfer scheme |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(2)（和/英） | 並列VLSIプロセッサ / Parallel VLSI Processor |
| キーワード(3)（和/英） | セミオートノマスパケットルーティング / Semi-Autonomous Packet Routing |
| キーワード(4)（和/英） | 制御メモリ容量の減少 / Reduction of Control Complexity |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 藤岡 与周 / Yoshichika Fujioka / フジオカ ヨシチカ |
| 第1著者 所属（和/英） | 八戸工業大学 (略称： 八戸工大) Hachinohe Institute of Technology (略称： Hachinohe Inst. Tech.) |
| 第2著者 氏名（和/英/ヨミ） | 苫米地 宣裕 / Nobuhiro Tomabechi / トマベチ ノブヒロ |
| 第2著者 所属（和/英） | 八戸工業大学 (略称： 八戸工大) Hachinohe Institute of Technology (略称： Hachinohe Inst. Tech.) |
| 第3著者 氏名（和/英/ヨミ） | 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-06-01 16:15:00 |
| 発表時間 | 30分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2007-34 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.76 |
| ページ範囲 | pp.103-108 |
| ページ数 | 6 |
| 発行日 | 2007-05-24 (ICD) |
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