| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2007-06-15 13:00 低コストプロセスで作製した0.10umGaAs MESFET ○渡邉昌崇・福士大地・矢野 浩・中島 成（ユーディナデバイス）  ED2007-31 |
|
| 抄録 | （和） | 我々は低コストのプロセスを用いてゲート長0.1μmのGaAs MESFETを作製する事に成功した．このFETはi線リソグラフィ, レジストエッチング，イオン注入技術を用いたSingle Resist layer Dummy gate (SRD) 技術を基に作製された．SRDプロセスは，従来の光露光を用いてサブクォーターミクロンのゲート長を得る事ができる点が特長である．これまでの開発で，この技術を用いてゲート長0.18μmのFETを作製する事に成功していた．しかしSiO2開口部のパターン変換差の影響で，ゲート長0.1μm以下のFETを作製するのは困難であった．本研究では，パターン変換差を抑制するためにSRDプロセスにコリメートスパッタ技術を適用した．その結果SiO2開口長のパターン変換差は0.02μmに減少し，i線リソグラフィを用いて0.10μmのゲート長を得る事に成功した．改良したSRDプロセスを用いてGaAs MESFETを試作し，fT =81 GHz, fmax =142 GHzの高速性を実現した． |
| （英） | We have successfully fabricated 0.1 µm gate GaAs MESFETs using a low cost process. The result was obtained from optical lithography, resist etching, and ion-implantation technologies based on Single Resist layer Dummy gate (SRD) process. The novel feature of the SRD process is forming a sub-quarter micron gate with conventional optical lithography. We have obtained a 0.18 µm gate using this process. Achieving a smaller gate length of 0.1um is very difficult with this process due to the pattern size shift of the sputtered SiO2 opening. In this study, we use a collimated sputtering technique in the SRD process to reduce the pattern size shift. As a result, the pattern size shift of the SiO2 opening decreases to 0.02 µm allowing a 0.1 µm gate length to be obtained by using conventional optical lithography. The high-speed performance of fT =81 GHz and an fmax of 142 GHz are achieved with the refined SRD process. | |
| キーワード | （和） | MESFET / Ion-implantation / i-line lithography / fT / / / / |
| （英） | MESFET / Ion-implantation / i-line lithography / fT / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 95, ED2007-31, pp. 1-5, 2007年6月. | |
| 資料番号 | ED2007-31 | |
| 発行日 | 2007-06-08 (ED) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ED2007-31 |
|
| 研究会情報 | |
| 研究会 | ED |
| 開催期間 | 2007-06-15 - 2007-06-16 |
| 開催地（和） | 富山大学 |
| 開催地（英） | Toyama Univ. |
| テーマ（和） | 化合物半導体プロセス・デバイス・一般 |
| テーマ（英） | Compound Semiconductor Process, Device, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | ED |
| 会議コード | 2007-06-ED |
| 本文の言語 | 日本語 |
| タイトル（和） | 低コストプロセスで作製した0.10umGaAs MESFET |
| サブタイトル（和） | |
| タイトル（英） | 0.10 um Ion-Implanted GaAs MESFETs with Low Cost Production Process |
| サブタイトル（英） | |
| キーワード(1)（和/英） | MESFET / MESFET |
| キーワード(2)（和/英） | Ion-implantation / Ion-implantation |
| キーワード(3)（和/英） | i-line lithography / i-line lithography |
| キーワード(4)（和/英） | fT / fT |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 渡邉 昌崇 / Masataka Watanabe / ワタナベ マサタカ |
| 第1著者 所属（和/英） | ユーディナデバイス株式会社 (略称： ユーディナデバイス) Eudyna Devices Inc. (略称： Eudyna Devices) |
| 第2著者 氏名（和/英/ヨミ） | 福士 大地 / Daiji Fukushi / フクシ ダイヂ |
| 第2著者 所属（和/英） | ユーディナデバイス株式会社 (略称： ユーディナデバイス) Eudyna Devices Inc. (略称： Eudyna Devices) |
| 第3著者 氏名（和/英/ヨミ） | 矢野 浩 / Hiroshi Yano / ヤノ ヒロシ |
| 第3著者 所属（和/英） | ユーディナデバイス株式会社 (略称： ユーディナデバイス) Eudyna Devices Inc. (略称： Eudyna Devices) |
| 第4著者 氏名（和/英/ヨミ） | 中島 成 / Shigeru Nakajima / ナカジマ シゲル |
| 第4著者 所属（和/英） | ユーディナデバイス株式会社 (略称： ユーディナデバイス) Eudyna Devices Inc. (略称： Eudyna Devices) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-06-15 13:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ED |
| 資料番号 | ED2007-31 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.95 |
| ページ範囲 | pp.1-5 |
| ページ数 | 5 |
| 発行日 | 2007-06-08 (ED) |
[研究会発表申込システムのトップページに戻る]