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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-22 10:50 製造ばらつきを考慮した電源電圧低下による回路タイミングエラー危険度解析と電源配線最適化 ○寺尾 誠・草野健次・川上善之・福井正博（立命館大）・築山修治（中大）  CAS2007-23 VLD2007-39 SIP2007-53 |
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| 抄録 | （和） | VLSIの微細化技術の進展により，製造ばらつき、および、回路性能ばらつきが大きな課題となってきている．その中で，LSIを高速かつ安定に動作させるためにはばらつきによるタイミングエラーの危険度を十分考慮した電源配線設計が重要である．従来より，IRドロップを最適化の指標として扱う手法の提案が多くあるが，IRドロップ自体は間接的な指標であるため，真の課題解決のためにはあいまいな指標となっていたのではないかと疑問が生じる．本稿は，IRドロップによって生じる“回路タイミングエラーの危険度”をより直接的な課題として捉え，最適化の指標とするアプローチを提案する．また，その有効性について実験結果によって議論する． |
| （英） | With the advent of super deep submicron age, the circuit behavior has large variation according to the process variation. Power grid optimization which considers the timing error risk caused by the variation becomes very important for the stable and fast operation of the system. Conventionally, a lot of power grid optimization algorithms has been proposed, and most of them use the IR drop as their object function. However, the IR drop is an indirect metric and we suspect if it were ambiguous metric for the real goral of the design. This paper proposes an approach which uses the “timing error risk caused by the IR drop” as its direct objective function. Experimental results shows the effectivity. | |
| キーワード | （和） | 遅延解析 / ばらつき / 電源配線最適化 / IRドロップ / エレクトロマイグレーション / / / |
| （英） | delay analysis / dispersion / power and ground routing optimization / IR-drop / electro-migration / / / | |
| 文献情報 | 信学技報, vol. 107, no. 103, VLD2007-39, pp. 25-30, 2007年6月. | |
| 資料番号 | VLD2007-39 | |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2007-23 VLD2007-39 SIP2007-53 |
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| 研究会情報 | |
| 研究会 | CAS SIP VLD |
| 開催期間 | 2007-06-21 - 2007-06-22 |
| 開催地（和） | 北海道東海大学 札幌キャンパス マルチメディアホール |
| 開催地（英） | Hokkaido Tokai Univ. （Sapporo) |
| テーマ（和） | 信号処理、ＬＳＩ、及び一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-06-CAS-SIP-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | 製造ばらつきを考慮した電源電圧低下による回路タイミングエラー危険度解析と電源配線最適化 |
| サブタイトル（和） | |
| タイトル（英） | Timing error risk analysis and power grid optimization considering variabilities of manufacturing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 遅延解析 / delay analysis |
| キーワード(2)（和/英） | ばらつき / dispersion |
| キーワード(3)（和/英） | 電源配線最適化 / power and ground routing optimization |
| キーワード(4)（和/英） | IRドロップ / IR-drop |
| キーワード(5)（和/英） | エレクトロマイグレーション / electro-migration |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 寺尾 誠 / Makoto Terao / テラオ マコト |
| 第1著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 草野 健次 / Kenji Kusano / クサノ ケンジ |
| 第2著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 川上 善之 / Yoshiyuki Kawakami / カワカミ ヨシユキ |
| 第3著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 福井 正博 / Masahiro Fukui / フクイ マサヒロ |
| 第4著者 所属（和/英） | 立命館大学 (略称： 立命館大) Ritsumeikan University (略称： Ritsumeikan Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 築山 修治 / Shuji Tsukiyama / ツキヤマ シュウジ |
| 第5著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-06-22 10:50:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2007-23, VLD2007-39, SIP2007-53 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.101(CAS), no.103(VLD), no.105(SIP) |
| ページ範囲 | pp.25-30 |
| ページ数 | 6 |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) |
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