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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-22 11:30 Power Constrained IP Core Wrapper Design with Partitioned Clock Domains ○Thomas Edison Yu・Tomokazu Yoneda（NAIST）・Danella Zhao（Unive. of Louisiana）・Hideo Fujiwara（NAIST）  CAS2007-25 VLD2007-41 SIP2007-55 |
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| 抄録 | （和） | (まだ登録されていません) |
| （英） | Rapid developments in VLSI technology has made it possible to embed whole system components onto a single chip, called System-on-Chip or SoC. Recently, SoCs operating at multiple clock domains and very low power requirements are being utilized in the latest communications, networking and signal processing devices. Thus, the testing of SoCs and multi-clock domain embedded cores under power constraints is of great importance. This paper presents a novel design method for power-aware test wrappers targeting embedded cores with multiple clock domains. We show that effective partitioning of clock domains combined with bandwidth conversion and gated-clocks would yield shorter test times due to greater flexibility when determining optimal test schedules especially under tight power constraints. | |
| キーワード | （和） | / / / / / / / |
| （英） | Multi-clock domain / Wrapper design / SoC / Embedded core test / Test scheduling / / / | |
| 文献情報 | 信学技報, vol. 107, no. 103, VLD2007-41, pp. 37-42, 2007年6月. | |
| 資料番号 | VLD2007-41 | |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2007-25 VLD2007-41 SIP2007-55 |
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| 研究会情報 | |
| 研究会 | CAS SIP VLD |
| 開催期間 | 2007-06-21 - 2007-06-22 |
| 開催地（和） | 北海道東海大学 札幌キャンパス マルチメディアホール |
| 開催地（英） | Hokkaido Tokai Univ. （Sapporo) |
| テーマ（和） | 信号処理、ＬＳＩ、及び一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2007-06-CAS-SIP-VLD |
| 本文の言語 | 英語 |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Power Constrained IP Core Wrapper Design with Partitioned Clock Domains |
| サブタイトル（英） | |
| キーワード(1)（和/英） | / Multi-clock domain |
| キーワード(2)（和/英） | / Wrapper design |
| キーワード(3)（和/英） | / SoC |
| キーワード(4)（和/英） | / Embedded core test |
| キーワード(5)（和/英） | / Test scheduling |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | ユー トーマス エディソン / Thomas Edison Yu / ユー トーマス エディソン |
| 第1著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第2著者 氏名（和/英/ヨミ） | 米田 友和 / Tomokazu Yoneda / ヨネダ トモカズ |
| 第2著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 第3著者 氏名（和/英/ヨミ） | ザオ ダニェラ / Danella Zhao / ザオ ダニェラ |
| 第3著者 所属（和/英） | University of Louisiana at Lafayette (略称： Unive. of Louisiana) University of Louisiana at Lafayette (略称： Unive. of Louisiana) |
| 第4著者 氏名（和/英/ヨミ） | 藤原 秀雄 / Hideo Fujiwara / フジワラ ヒデオ |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) Nara Institute of Science and Technology (略称： NAIST) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-06-22 11:30:00 |
| 発表時間 | 20分 |
| 申込先研究会 | VLD |
| 資料番号 | CAS2007-25, VLD2007-41, SIP2007-55 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.101(CAS), no.103(VLD), no.105(SIP) |
| ページ範囲 | pp.37-42 |
| ページ数 | 6 |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) |
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