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| 講演抄録／キーワード | ||
| 講演名 | 2007-06-22 13:40 マルチＦＰＧＡ実装における時間多重化Ｉ／Ｏ割り当て最適化手法 ○稲木雅人・高島康裕（北九州市大）・中村祐一（NEC）  CAS2007-28 VLD2007-44 SIP2007-58 |
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| 抄録 | （和） | 近年，設計される回路の規模は増大している．その動作検証にFPGA 実装がしばしば用いられるが，一つのFPGA に実装できる回路規模には限界があるため，マルチFPGA 実装が必要となる．マルチFPGA 実装のためには回路を複数の部分回路に分割する必要があるが，複雑な回路を分割すると部分回路間に必要な信号数が非常に多くなり，FPGA の持つI/O ピン数を超えてしまうという問題がある．このI/O ピン不足を緩和するため，一つのI/O ピンを複数の信号で時間的に共有する時間多重化I/O 手法が提案されている．この時間多重化I/O においては，通過時の遅延が非常に大きいため，時間多重化I/O に割り当てる信号の選択が回路の動作速度に大きく影響する．本稿では，回 路分割が定まった下での時間多重化I/O 割り当てについて，整数線形計画法による動作速度最大化手法を提案する． |
| （英） | Recently, integrated circuit design size and complexity have been increasing rapidly. FPGA systems are used to verify such large circuit designs. Due to the limitation of FPGA device capacity, multi-FPGA systems are necessary to verify state-of-the-art circuits. While a circuit must be partitioned into sub-circuits for using a multi-FPGA system, there is a problem that the number of interconnections between sub-circuits exceeds the number of I/O-pins of a FPGA when a complecated circuit is partitioned. For relaxing the shortage of I/O-pins, time-multiplexed I/O-pins, which are shared by multiple interconnections, have been proposed. Because of their large delay, the assignment of interconnections into time-multiplexed I/O-pins highly affects the circuit performance. In this paper, we propose a integer linear programming based time-multiplexed I/O assignment optimization for a given circuit partitioning. |
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| キーワード | （和） | プロトタイピング / マルチＦＰＧＡ / 時間多重化I/O / 整数線形計画問題 / / / / |
| （英） | prototyping / multi-FPGA / time-multiplexed I/O / integer linear programming / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 101, CAS2007-28, pp. 55-60, 2007年6月. | |
| 資料番号 | CAS2007-28 | |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CAS2007-28 VLD2007-44 SIP2007-58 |
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| 研究会情報 | |
| 研究会 | CAS SIP VLD |
| 開催期間 | 2007-06-21 - 2007-06-22 |
| 開催地（和） | 北海道東海大学 札幌キャンパス マルチメディアホール |
| 開催地（英） | Hokkaido Tokai Univ. （Sapporo) |
| テーマ（和） | 信号処理、ＬＳＩ、及び一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | CAS |
| 会議コード | 2007-06-CAS-SIP-VLD |
| 本文の言語 | 日本語 |
| タイトル（和） | マルチＦＰＧＡ実装における時間多重化Ｉ／Ｏ割り当て最適化手法 |
| サブタイトル（和） | |
| タイトル（英） | Optimization of Time-Multiplexed I/O Assignment in Multi-FPGA Systems |
| サブタイトル（英） | |
| キーワード(1)（和/英） | プロトタイピング / prototyping |
| キーワード(2)（和/英） | マルチＦＰＧＡ / multi-FPGA |
| キーワード(3)（和/英） | 時間多重化I/O / time-multiplexed I/O |
| キーワード(4)（和/英） | 整数線形計画問題 / integer linear programming |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 稲木 雅人 / Masato Inagi / イナギ マサト |
| 第1著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第2著者 氏名（和/英/ヨミ） | 高島 康裕 / Yasuhiro Takashima / |
| 第2著者 所属（和/英） | 北九州市立大学 (略称： 北九州市大) The University of Kitakyushu (略称： Univ. of Kitakyushu) |
| 第3著者 氏名（和/英/ヨミ） | 中村 祐一 / Yuichi Nakamura / |
| 第3著者 所属（和/英） | 日本電気株式会社 (略称： NEC) NEC Corporation (略称： NEC) |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-06-22 13:40:00 |
| 発表時間 | 20分 |
| 申込先研究会 | CAS |
| 資料番号 | CAS2007-28, VLD2007-44, SIP2007-58 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.101(CAS), no.103(VLD), no.105(SIP) |
| ページ範囲 | pp.55-60 |
| ページ数 | 6 |
| 発行日 | 2007-06-15 (CAS, VLD, SIP) |
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