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| 講演抄録／キーワード | ||
| 講演名 | 2007-10-26 09:00 SAに基づくFPGA配置問題におけるハードウェア化の一検討 ○園川美雄・有内雄司・久我守弘・末吉敏則（熊本大）  CPSY2007-30 |
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| 抄録 | （和） | 配置処理はFPGA（Field Programmable Gate Array）自動設計フローの中で最も時間を費やす工程の一つである． 近年では，FPGAの性能向上によって実装回路の大規模化が進み，自動設計に要する時間が急激に増加しているため，FPGA配置の高速化は重要な課題となっている．本稿では，FPGA配置問題の近似解法として最も広く用いられているSA（Simulated Annealing）アルゴリズムを模倣し，かつハードウェアに適したアルゴリズムを採用する．そして，ハードウェア化することでFPGA配置の高速化を検討した．評価は，ハードウェア上での処理と同様の処理を行うソフトウェアを作成し，シミュレータによってハードウェア化による性能評価を行った．一般的な配置配線ツールであるVPR（Versatile Place and Route）による結果と比較したところ，約1.1倍～1.3倍のコスト増加で，約50倍～600倍の速度向上が達成可能であることが分かった． |
| （英） | Placement is one of the steps that expend the time in the FPGA (Field Programmable Gate Array) design automation flow. The scale-up of the implementing circuit advances, and the speed-up of the FPGA disposition becomes design automation by the performance improving of FPGA with an important problem because the required time increases rapidly in recent years. In this paper, SA (Simulated Annealing) algorithm most widely used as a approximate analysis of the FPGA placement problem is imitated and the algorithm that is appropriate for hardware is adopted. And, the speed-up of the FPGA disposition was examined by proposed hardware. The evaluation made software that did processing similar to processing on hardware, and did the performance measurement by making to hardware with the simulator. When having compared it with the result by VPR (Versatile Place and Route), it was understood to be able to achieve about 600-50 times the speedup even if 1.3-1.1 times cost increased. |
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| キーワード | （和） | FPGA配置 / 並列アルゴリズム / ハードウェア高速化 / / / / / |
| （英） | FPGA placement / parallel algorithm / hardware acceleration / / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 276, CPSY2007-30, pp. 33-38, 2007年10月. | |
| 資料番号 | CPSY2007-30 | |
| 発行日 | 2007-10-18 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2007-30 |
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| 研究会情報 | |
| 研究会 | CPSY |
| 開催期間 | 2007-10-25 - 2007-10-26 |
| 開催地（和） | 熊本大学 |
| 開催地（英） | Kumamoto University |
| テーマ（和） | 先端的コンピュータシステム技術および一般 |
| テーマ（英） | Advanced Computer Systems, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2007-10-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | SAに基づくFPGA配置問題におけるハードウェア化の一検討 |
| サブタイトル（和） | |
| タイトル（英） | An examination of hardware acceleration in FPGA placement based on SA |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA配置 / FPGA placement |
| キーワード(2)（和/英） | 並列アルゴリズム / parallel algorithm |
| キーワード(3)（和/英） | ハードウェア高速化 / hardware acceleration |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 園川 美雄 / Yoshio Sonokawa / ソノカワ ヨシオ |
| 第1著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 有内 雄司 / Yuji Ariuchi / アリウチ ユウジ |
| 第2著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 久我 守弘 / Morihiro Kuga / クガ モリヒロ |
| 第3著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 末吉 敏則 / Toshinori Sueyoshi / スエヨシ トシノリ |
| 第4著者 所属（和/英） | 熊本大学 (略称： 熊本大) Kumamoto University (略称： Kumamoto Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-10-26 09:00:00 |
| 発表時間 | 40分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2007-30 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.276 |
| ページ範囲 | pp.33-38 |
| ページ数 | 6 |
| 発行日 | 2007-10-18 (CPSY) |
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