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| 講演抄録／キーワード | ||
| 講演名 | 2007-11-20 15:10 ネットワークオンチップにおける回路面積と配線コストを考慮したチップ内通信構造最適化の一手法 ○林 大輔・村井 渉（阪大）・中田明夫（広島市大）・木谷友哉・安本慶一（奈良先端大）・東野輝夫（阪大）  CPSY2007-35 |
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| 抄録 | （和） | 本研究では，Processing Element(PE) 間の通信の動的な振舞いを考慮したネットワークオンチップ(NoC)の準最適構造を整数線形計画法(ILP) によって定式化し，導出する手法を提案する． 提案する手法では，実装後のチップサイズに対する制約と，モジュール数，リンク遅延，PE 間で生じる通信動作の集合とそれらの順序に関する制約，および，通信のデッドラインを入力として与え，与えられた通信のデッドラインを満たし，かつ通信資源コスト，ルータとモジュール間のリンクの数を最小化するようなNoC の通信構造を解として持つ整数線形制約式を導出する．さらに本研究では得られた制約式に対して，さらにヒューリスティックな見積もりを元に制約を追加し，解を得る計算時間を削減する手法を提案する． |
| （英） | In this paper, we propose a method for deriving an optimal Network-on-Chip (NoC) communication architecture using integer linear programming (ILP) while considering dynamic behavior of communications among processing elements (PEs). In the proposed method, for a given chip-size constraint, the number of modules, the link delay, the set of all communication specifications and their causal dependency, and the deadline constraints for all the communications for inputs, we derive automatically an ILP problem whose optimal solution corresponds to a NoC communication architecture where the derived architecture satisfies all the deadline constraints and the number of links is minimized. We also propose a heuristic algorithm to reduce the computation time for deriving a semi-optimal NoC communication architecture. |
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| キーワード | （和） | ネットワークオンチップ / デッドライン制約 / レイアウト / 資源最適化 / 整数線形計画問題 / / / |
| （英） | Network on Chip / Deadline Constraints / Layout / Resource Optimization / Integer Linear Programming / / / | |
| 文献情報 | 信学技報, vol. 107, no. 333, CPSY2007-35, pp. 1-6, 2007年11月. | |
| 資料番号 | CPSY2007-35 | |
| 発行日 | 2007-11-13 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2007-35 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2007-11-20 - 2007-11-22 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
| テーマ（英） | Design Gaia 2007 ---A New Frontier in VLSI Design--- |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | ネットワークオンチップにおける回路面積と配線コストを考慮したチップ内通信構造最適化の一手法 |
| サブタイトル（和） | |
| タイトル（英） | A Method for Optimizing Communication Architecture on Network-on-Chip Considering Chip Size and Wiring Costs |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network on Chip |
| キーワード(2)（和/英） | デッドライン制約 / Deadline Constraints |
| キーワード(3)（和/英） | レイアウト / Layout |
| キーワード(4)（和/英） | 資源最適化 / Resource Optimization |
| キーワード(5)（和/英） | 整数線形計画問題 / Integer Linear Programming |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 林 大輔 / Daisuke Hayashi / ハヤシ ダイスケ |
| 第1著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 村井 渉 / Wataru Murai / ムライ ワタル |
| 第2著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 中田 明夫 / Akio Nakata / ナカタ アキオ |
| 第3著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 木谷 友哉 / Tomoya Kitani / キタニ トモヤ |
| 第4著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) NARA INSTITUTE of SCIENCE and TECHNOLOGY (略称： NAIST) |
| 第5著者 氏名（和/英/ヨミ） | 安本 慶一 / Keiichi Yasumoto / ヤスモト ケイイチ |
| 第5著者 所属（和/英） | 奈良先端科学技術大学院大学 (略称： 奈良先端大) NARA INSTITUTE of SCIENCE and TECHNOLOGY (略称： NAIST) |
| 第6著者 氏名（和/英/ヨミ） | 東野 輝夫 / Teruo Higashino / ヒガシノ テルオ |
| 第6著者 所属（和/英） | 大阪大学 (略称： 阪大) Osaka University (略称： Osaka Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-11-20 15:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2007-35 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.333 |
| ページ範囲 | pp.1-6 |
| ページ数 | 6 |
| 発行日 | 2007-11-13 (CPSY) |
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