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| 講演名 | 2007-11-21 15:45 低消費電力動的リコンフィギャラブルプロセッサ向けアーキテクチャ評価環境の構築 ○長谷川揚平・堤 聡・タンブンヘン バスタン・天野英晴（慶大）  RECONF2007-40 |
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| 抄録 | （和） | 本論文では，コンフィギャラブルな動的リコンフィギャラブルプロセッサアレイ (DRPA) のアーキテクチャ検討のための性能評価環境を提案する．想定する DRPA コアのアーキテクチャはパラメータ化されており，DRPA Generator を用いて DRPA コアの合成可能な RTL モデルを生成することができる．また，提案する評価環境では，生成した DRPA の RTL モデルと，より抽象度の高いシステムアーキテクチャモデルと協調して検証することが可能である．これにより，設計者は用途に応じて DRPA コアのアーキテクチャ検討を短期間で行うことができ，用途に応じて適切なパラメータを設定することで面積・電力効率のよい DRPAコアを設計することができる．さらに，DRPA Generator は，パワーゲーティングや動作時電圧制御などの低消費電力化技術をサポートする．本論文では，提案する評価環境のうち，対象とする DRPA アーキテクチャモデルと，DRPA Generator による RTL モデル生成手法について述べる． |
| （英） | In this paper, we propose a design and evaluation environment for exploring the configurable dynamically reconfigurable processor arrays (DRPAs). Our template DRPA architecture is highly parameterized, and DRPA Generator can generate synthesizable RTL model of the DRPA core. In addition, our environment can provide a mixed-abstraction level simulation scheme. By exploiting this environment, the DRPA designers can efficiently explore the design space of DRPAs. Furthermore, this design environment supports novel low-power techniques including run-time power gating and dynamic voltage and frequency scaling (DVFS). In this paper, we describe the target DRPA architecture template and the RTL generation scheme of DRPA Generator. We have generated various types of DRPAs and evaluated semiconductor area and speed of them by using ASPLA/STARC 90-nm CMOS technology. | |
| キーワード | （和） | 動的リコンフィギャラブルプロセッサ / DRPA / コンフィギャラブル / RTL生成 / アーキテクチャ検討 / / / |
| （英） | Dynamically Reconfigurable Processors / DRPA / Configurable / RTL Generation / Architecture Exploration / / / | |
| 文献情報 | 信学技報, vol. 107, no. 341, RECONF2007-40, pp. 25-30, 2007年11月. | |
| 資料番号 | RECONF2007-40 | |
| 発行日 | 2007-11-14 (RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | RECONF2007-40 |
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| 研究会情報 | |
| 研究会 | VLD CPSY RECONF DC IPSJ-SLDM IPSJ-ARC |
| 開催期間 | 2007-11-20 - 2007-11-22 |
| 開催地（和） | 北九州国際会議場 |
| 開催地（英） | Kitakyushu International Conference Center |
| テーマ（和） | デザインガイア2007 ―VLSI設計の新しい大地を考える研究会― |
| テーマ（英） | Design Gaia 2007 ---A New Frontier in VLSI Design--- |
| 講演論文情報の詳細 | |
| 申込み研究会 | RECONF |
| 会議コード | 2007-11-VLD-CPSY-RECONF-DC-IPSJ-SLDM-IPSJ-ARC |
| 本文の言語 | 日本語 |
| タイトル（和） | 低消費電力動的リコンフィギャラブルプロセッサ向けアーキテクチャ評価環境の構築 |
| サブタイトル（和） | |
| タイトル（英） | Architecture Exploration Method for Low-Power Dynamically Reconfigurable Processors |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 動的リコンフィギャラブルプロセッサ / Dynamically Reconfigurable Processors |
| キーワード(2)（和/英） | DRPA / DRPA |
| キーワード(3)（和/英） | コンフィギャラブル / Configurable |
| キーワード(4)（和/英） | RTL生成 / RTL Generation |
| キーワード(5)（和/英） | アーキテクチャ検討 / Architecture Exploration |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長谷川 揚平 / Yohei Hasegawa / ハセガワ ヨウヘイ |
| 第1著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 堤 聡 / Satoshi Tsutsumi / ツツミ サトシ |
| 第2著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第3著者 氏名（和/英/ヨミ） | タンブンヘン バスタン / Vasutan Tunbungheng / タンブンヘン バスタン |
| 第3著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 天野 英晴 / Hideharu Amano / アマノ ヒデハル |
| 第4著者 所属（和/英） | 慶應義塾大学 (略称： 慶大) Keio University (略称： Keio Univ.) |
| 第5著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-11-21 15:45:00 |
| 発表時間 | 25分 |
| 申込先研究会 | RECONF |
| 資料番号 | RECONF2007-40 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.341 |
| ページ範囲 | pp.25-30 |
| ページ数 | 6 |
| 発行日 | 2007-11-14 (RECONF) |
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