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| 講演抄録／キーワード | ||
| 講演名 | 2007-12-13 16:50 動作マージンを拡大した低電力・低リーク90-nm CMOS SRAM ○岩成武司・小林伸彰・榎本忠儀（中大）  ICD2007-127 エレソ技報アーカイブへのリンク：ICD2007-127 |
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| 抄録 | （和） | 書き込み動作マージンを拡大した低電力・低リーク90-nm CMOS 2K-bit SRAMを開発した．本SRAMは電圧レベル変換 (Self-controllable Voltage Level ; SVL) 回路，DC/DCレベルコンバータ(DC/DC-C)，フォーワードバイアス (Forward Bias；FB) 回路を搭載している．従来形メモリセルのデータ書き込み最低動作電源電圧 (VDmin) は0.7 Vであったが，SVL回路によりメモリセルの接地側電位 (ヴァーチャル接地電圧；VS) を昇圧させることにより，VDminを0.3 Vに低減し，書き込み動作マージンを大幅に拡大した．待機時にはSVL回路によりVSを昇圧させ，メモリセルアレイの電源側電位 (ヴァーチャル電源電圧；VD) を降圧させることにより，データ保持とリーク電流削減を両立する．同時に，メモリセルアレイ以外の回路の電源を遮断することにより，SRAMの待機時消費電力 (PST) を0.34 μWに低減した (VDD=1V)．これは従来形 (10.12 μW) の3.4%である． DC/DC-CにVDD=1Vを供給すると， 4個のスイッチの切り替えにより，異なるVD (=0.8，0.60 ，0.52 ，0.38 V) がSRAMへ供給される．FB回路は，メモリセルアレイ以外の回路のウェル電位をフォーワードにバイアスし，速度維持と低電圧動作を両立する．DC/DC-CとFB回路の効果により，前記VDに対応する SRAMの動作時消費電力 (従来比) はそれぞれ3,992 μW (70.9%)，1,186 μW (40.8%)，655 μW (33.4%)，151 μW (25.2%)であった．DC/DC-C，SVL回路，FB回路の面積オーバーヘッドは僅かに1.5%である． |
| （英） | A large “write” operating margin, low-power, low leakage power 90-nm CMOS 2K-bit SRAM was fabricated incorporating a newly-developed leakage current reduction circuit called a self-controllable voltage level (SVL) circuit, a DC/DC level converter (DC/DC-C) and a forward bias (FB) circuit. A minimum “write” operating voltage of the developed SRAM was reduced to 0.3 V by the SVL circuit and was 0.4 V smaller than that of an equivalent conventional SRAM. The stand-by leakage power of the developed SRAM was only 0.34 μW, which was 3.4% that of the equivalent conventional SRAM at a VDD of 1.0V. The FB circuit decreased MOSFET threshold voltages (Vts), so that the given operating frequency (fclk) is achieved at lower VD. The DC/DC-C converted VDD=1V to VD=0.8, 0.60, 0.52, 0.38 V that were supplied to the 2K-bit SRAM. The maximum operating “Read” frequencies were 1,022 MHz, 467 MHz, 314 MHz and 85 MHz, respectively and corresponding the dynamic power of the SRAM were 3,992 μW, 1,186 μW, 655 μW and 151 μW, which were 70.9%, 40.8%, 33.4% and 25.2% of the equivalent conventional SRAM at corresponding fmaxs. | |
| キーワード | （和） | CMOS / SRAM / リーク電流 / 消費電力 / 電圧レベル変換回路 / フォーワードバイアス / / |
| （英） | CMOS / SRAM / leak current / power dissipation / Self-controllable Voltage Level Circuit / Forward Bias / / | |
| 文献情報 | 信学技報, vol. 107, no. 382, ICD2007-127, pp. 41-46, 2007年12月. | |
| 資料番号 | ICD2007-127 | |
| 発行日 | 2007-12-06 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2007-127 エレソ技報アーカイブへのリンク：ICD2007-127 |
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| 研究会情報 | |
| 研究会 | ICD ITE-CE |
| 開催期間 | 2007-12-13 - 2007-12-14 |
| 開催地（和） | 高知大学 メディアホール |
| 開催地（英） | |
| テーマ（和） | デジタル・情報家電、放送用、ゲーム機用システムLSI、回路技術(一般、超高速・低電力・高機能を目指した新アーキテクチュア)」 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2007-12-ICD-ITE-CE |
| 本文の言語 | 日本語 |
| タイトル（和） | 動作マージンを拡大した低電力・低リーク90-nm CMOS SRAM |
| サブタイトル（和） | |
| タイトル（英） | A Low Dynamic Power and Low Leakage Power 90-nm CMOS SRAM with Wide Operating Margin |
| サブタイトル（英） | |
| キーワード(1)（和/英） | CMOS / CMOS |
| キーワード(2)（和/英） | SRAM / SRAM |
| キーワード(3)（和/英） | リーク電流 / leak current |
| キーワード(4)（和/英） | 消費電力 / power dissipation |
| キーワード(5)（和/英） | 電圧レベル変換回路 / Self-controllable Voltage Level Circuit |
| キーワード(6)（和/英） | フォーワードバイアス / Forward Bias |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 岩成 武司 / Takeshi Iwanari / イワナリ タケシ |
| 第1著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 小林 伸彰 / Nobuaki Kobayashi / コバヤシ ノブアキ |
| 第2著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 榎本 忠儀 / Tadayoshi Enomoto / エノモト タダヨシ |
| 第3著者 所属（和/英） | 中央大学 (略称： 中大) Chuo University (略称： Chuo Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-12-13 16:50:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2007-127 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.382 |
| ページ範囲 | pp.41-46 |
| ページ数 | 6 |
| 発行日 | 2007-12-06 (ICD) |
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