| 電子情報通信学会 研究会発表申込システム 講演論文 詳細 |
技報閲覧サービス [ログイン] 技報アーカイブ |
| トップに戻る | 前のページに戻る | [Japanese] / [English] |
| 講演抄録／キーワード | ||
| 講演名 | 2007-12-14 11:35 非同期ビットシリアルアーキテクチャに基づくフィールドプログラマブルVLSI ○張山昌論・石原翔太・亀山充隆（東北大）  ICD2007-134 |
|
| 抄録 | （和） | (まだ登録されていません) |
| （英） | This paper presents a novel asynchronous architecture of Field-programmable gate arrays (FPGAs) to reduce the power consumption. In the dynamic power consumption of the conventional FPGAs, the power consumed by the switch blocks and clock distribution is dominant since FPGAs have complex switch blocks and the large number of registers for high programmability. To reduce the power consumption of switch blocks and clock distribution, asynchronous bit-serial architecture is proposed. To ensure the correct operation independent of data-path lengths, we use the level-encoded dualrail encoding and propose its area-efficient implementation. The proposed field-programmable VLSI is implemented in a 90nm CMOS technology. The delay and the power consumption of the proposed FPVLSI are respectively 61% and 58% of those of 4- phase dual-rail encoding which is the most common encoding in delay sensitive encoding. |
|
| キーワード | （和） | FPGA / 非同期アーキテクチャ / LEDR / 細粒度 / / / / |
| （英） | FPGA / Asynchronous Architecture / LEDR / Fine-grained architecture / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 382, ICD2007-134, pp. 83-87, 2007年12月. | |
| 資料番号 | ICD2007-134 | |
| 発行日 | 2007-12-06 (ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ICD2007-134 |
|
| 研究会情報 | |
| 研究会 | ICD ITE-CE |
| 開催期間 | 2007-12-13 - 2007-12-14 |
| 開催地（和） | 高知大学 メディアホール |
| 開催地（英） | |
| テーマ（和） | デジタル・情報家電、放送用、ゲーム機用システムLSI、回路技術(一般、超高速・低電力・高機能を目指した新アーキテクチュア)」 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ICD |
| 会議コード | 2007-12-ICD-ITE-CE |
| 本文の言語 | 英語（日本語タイトルあり） |
| タイトル（和） | 非同期ビットシリアルアーキテクチャに基づくフィールドプログラマブルVLSI |
| サブタイトル（和） | |
| タイトル（英） | A Field-Programmable VLSI Based on an Asynchronous Bit-Serial Architecture |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 非同期アーキテクチャ / Asynchronous Architecture |
| キーワード(3)（和/英） | LEDR / LEDR |
| キーワード(4)（和/英） | 細粒度 / Fine-grained architecture |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 張山 昌論 / Masanori Hariyama / ハリヤマ マサノリ |
| 第1著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 石原 翔太 / Shota Ishihara / イシハラ ショウタ |
| 第2著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 亀山 充隆 / Michitaka Kameyama / カメヤマ ミチタカ |
| 第3著者 所属（和/英） | 東北大学 (略称： 東北大) Tohoku University (略称： Tohoku Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2007-12-14 11:35:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ICD |
| 資料番号 | ICD2007-134 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.382 |
| ページ範囲 | pp.83-87 |
| ページ数 | 5 |
| 発行日 | 2007-12-06 (ICD) |
[研究会発表申込システムのトップページに戻る]