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| 講演抄録／キーワード | ||
| 講演名 | 2007-12-14 14:50 配線遅延を考慮したハードウェアアルゴリズムの評価 ○長瀬哲也・高木一義・高木直史（名大）  COMP2007-51 |
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| 抄録 | （和） | 従来，ハードウェアアルゴリズムの計算時間は，組合せ回路モデルにおける回路の段数により評価してきた．回路の各論理素子での遅延を定数値とし，配線による遅延を無視するという仮定の下では，回路の計算時間は回路の段数に比例する．しかし，実際は論理素子の遅延は配線の長さに依存する．そこで本稿では，配線長に依存する配線遅延を仮定した回路モデルを提案し，種々の並列乗算のハードウェアアルゴリズムについて，回路全体の配線遅延を見積もり，計算時間を評価する．評価により，部分積の累算を木構造により行う種々の乗算器において，計算時間のオーダーが従来のモデルによる評価と異なるという結果が得られた． |
| （英） | Computation time of hardware algorithms has been evaluated with the number of levels of the combinational circuit model. Computation time of a circuit is proportional to the number of levels of the circuit when the delay of each logic elements is a constant and the wire delay is ignored. However, in practice, the delay of logic elements depends on the wire length. In this paper, we propose a circuit model which assumes that the wire delay depends on its length. We evaluate computation time considering the wire delay by estimating the total wire delay for several hardware algorithms of parallel multiplication. As a result, we could find that computation time of multipliers which accumulate partial products in a tree structure is different from that evaluated by a traditional circuit model. | |
| キーワード | （和） | 配線遅延 / ハードウェアアルゴリズム / 回路モデル / 並列乗算器 / / / / |
| （英） | wire delay / hardware algorithm / circuit model / parallel multiplier / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 390, COMP2007-51, pp. 23-28, 2007年12月. | |
| 資料番号 | COMP2007-51 | |
| 発行日 | 2007-12-07 (COMP) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | COMP2007-51 |
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| 研究会情報 | |
| 研究会 | COMP |
| 開催期間 | 2007-12-14 - 2007-12-14 |
| 開催地（和） | 広島大学 |
| 開催地（英） | Hiroshima University |
| テーマ（和） | |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | COMP |
| 会議コード | 2007-12-COMP |
| 本文の言語 | 日本語 |
| タイトル（和） | 配線遅延を考慮したハードウェアアルゴリズムの評価 |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Hardware Algorithm Considering Wire Delay |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 配線遅延 / wire delay |
| キーワード(2)（和/英） | ハードウェアアルゴリズム / hardware algorithm |
| キーワード(3)（和/英） | 回路モデル / circuit model |
| キーワード(4)（和/英） | 並列乗算器 / parallel multiplier |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 長瀬 哲也 / Tetsuya Nagase / ナガセ テツヤ |
| 第1著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 高木 一義 / Kazuyoshi Takagi / タカギ カズヨシ |
| 第2著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 高木 直史 / Naofumi Takagi / タカギ ナオフミ |
| 第3著者 所属（和/英） | 名古屋大学 (略称： 名大) Nagoya University (略称： Nagoya Univ.) |
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| 講演者 | 第1著者 |
| 発表日時 | 2007-12-14 14:50:00 |
| 発表時間 | 35分 |
| 申込先研究会 | COMP |
| 資料番号 | COMP2007-51 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.390 |
| ページ範囲 | pp.23-28 |
| ページ数 | 6 |
| 発行日 | 2007-12-07 (COMP) |
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