講演抄録/キーワード |
講演名 |
2008-01-16 15:35
ランタイムパワーゲーティングを適用したMIPS R3000プロセッサの実装設計と評価 ○白井利明・香嶋俊裕・武田清大・中田光貴・宇佐美公良(芝浦工大)・長谷川揚平・関 直臣・天野英晴(慶大) VLD2007-112 CPSY2007-55 RECONF2007-58 |
抄録 |
(和) |
時間的、空間的に細かい粒度で電源遮断を行い、回路のリーク電力を低減するランタイムパワーゲーティング(RTPG)がある。4つの演算器(ALU,SHIFT,MULT,DIV)と例外処理コプロセッサにRTPGを適用したMIPS R3000 プロセッサの実装設計をASPLA90nmプロセスにて行った。また、シミュレーション解析による各種性能を評価した。各ユニットの電力低減効果の損益分岐点は高温時で2~32クロックサイクルとなった。RTPG適用によるALUの遅延時間の増大は1.16~1.42倍であった。各ユニットのウェイクアップ時間は5ns以内であった。 |
(英) |
Run Time Power Gating (RTPG) is a technology that reduces leakage power in a temporally/spatially fine-grained manner. This paper describes a physical design to apply RTPG to ALU, SHIFT, MULT, DIV, exception handling Coprocessor in a MIPS R3000 processor. Simulation results show that break even point to gain in power savings is 2-32 clock cycles at high temperature in 90nm technology. Delay time of ALU is increased by 16-42% by applying RTPG. Wakeup times of power-gated units are 5ns or less. |
キーワード |
(和) |
MTCMOS回路 / パワーゲーティング / リーク電力 / 消費電力 / / / / |
(英) |
MTCMOS circuits / Power Gating / Leakage Power / Power Dissipation / / / / |
文献情報 |
信学技報, vol. 107, no. 414, VLD2007-112, pp. 43-48, 2008年1月. |
資料番号 |
VLD2007-112 |
発行日 |
2008-01-09 (VLD, CPSY, RECONF) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
著作権に ついて |
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