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| 講演抄録／キーワード | ||
| 講演名 | 2008-01-17 09:15 レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法 ○遠藤哲弥・大智 輝・戸川 望・柳澤政生・大附辰夫（早大）  VLD2007-119 CPSY2007-62 RECONF2007-65 |
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| 抄録 | （和） | 近年のLSI設計プロセスの微細化に伴い，配線遅延がゲート遅延に対し相対的に増加してきている．また単位面積あたりの総ゲート数，総配線数が増加し，配線制御に必要なマルチプレクサ数が増大してきている． レジスタ分散型アーキテクチャを用いると，レジスタ間データ転送を利用することにより配線遅延が回路の性能に与える影響を低減できるが，レジスタ間接続に要する総配線数の増加に伴い，必要となるマルチプレクサ数の増大を招いてしまう． 本稿では，レジスタ分散型アーキテクチャを対象とした高位合成システムにおけるマルチプレクサ削減手法を提案する． 提案手法は各演算器，ローカルレジスタ間の配線接続に対し，ポート割当を最適化することで必要なマルチプレクサ数を削減する． 計算機実験によって，対象とする高位合成手法に提案手法を組み込んだ場合，平均で10.9\%のマルチプレクサ数，4.9\%の面積が削減でき有効性を確認した． |
| （英） | As device feature size decreases, interconnection delay becomes the dominating factor of total delay. In addition, as the number of total gates and the number of wirings in each unit area increase, the number of multiplexers that is necessary for the wiring control increases. By using a distributed-register architecture, we can synthesize circuits with register-to-register data transfer, and can reduce influence of interconnection delay. However, as the number of wirings required for the connection between registers increases, the needed number of multiplexers is also increased. In this paper, we propose a multiplexer reduction algorithm in high-level synthesis for distributed-register architectures. This algorithm can reduce the number of multiplexers for each functional unit, wiring connection between local registers by optimizing a port re-assignment. We show effectiveness of the proposed algorithm thorough experimental results. |
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| キーワード | （和） | マルチプレクサ / 高位合成 / レジスタ分散型アーキテクチャ / ポート割当 / 配線遅延 / 配線数 / / |
| （英） | multiplexer / high-level synthesis / distributed-register architecture / port assignment / interconnect delay / the number of wirings / / | |
| 文献情報 | 信学技報, vol. 107, no. 415, VLD2007-119, pp. 7-12, 2008年1月. | |
| 資料番号 | VLD2007-119 | |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-119 CPSY2007-62 RECONF2007-65 |
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| 研究会情報 | |
| 研究会 | RECONF CPSY VLD IPSJ-SLDM |
| 開催期間 | 2008-01-16 - 2008-01-17 |
| 開催地（和） | 慶應義塾大学日吉キャンパス |
| 開催地（英） | Hiyoshi Campus, Keio University |
| テーマ（和） | FPGA応用および一般 |
| テーマ（英） | FPGA Applications, etc |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-01-RECONF-CPSY-VLD-IPSJ-SLDM |
| 本文の言語 | 日本語 |
| タイトル（和） | レジスタ分散型アーキテクチャを対象とした高位合成のためのマルチプレクサ削減手法 |
| サブタイトル（和） | |
| タイトル（英） | A Multiplexer Reduction Algorithm in High-level Synthesis for Distributed Register Architectures |
| サブタイトル（英） | |
| キーワード(1)（和/英） | マルチプレクサ / multiplexer |
| キーワード(2)（和/英） | 高位合成 / high-level synthesis |
| キーワード(3)（和/英） | レジスタ分散型アーキテクチャ / distributed-register architecture |
| キーワード(4)（和/英） | ポート割当 / port assignment |
| キーワード(5)（和/英） | 配線遅延 / interconnect delay |
| キーワード(6)（和/英） | 配線数 / the number of wirings |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 遠藤 哲弥 / Tetsuya Endo / エンドウ テツヤ |
| 第1著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 大智 輝 / Akira Ohchi / オオチ アキラ |
| 第2著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 戸川 望 / Nozomu Togawa / トガワ ノゾム |
| 第3著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第4著者 氏名（和/英/ヨミ） | 柳澤 政生 / Masao Yanagisawa / ヤナギサワ マサオ |
| 第4著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 大附 辰夫 / Tatsuo Ohtsuki / オオツキ タツオ |
| 第5著者 所属（和/英） | 早稲田大学 (略称： 早大) Waseda University (略称： Waseda Univ.) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-01-17 09:15:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-119, CPSY2007-62, RECONF2007-65 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.415(VLD), no.417(CPSY), no.419(RECONF) |
| ページ範囲 | pp.7-12 |
| ページ数 | 6 |
| 発行日 | 2008-01-10 (VLD, CPSY, RECONF) |
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