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| 講演抄録／キーワード | ||
| 講演名 | 2008-03-06 16:10 2層BGAパッケージにおけるメッキ引き出し線配線手法 ○佐藤 直・富岡洋一・高橋篤司（東工大）  VLD2007-154 ICD2007-177 |
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| 抄録 | （和） | 本稿では2層BGAパッケージにおけるメッキ引き出し線の層割り当ておよび 各層の概略配線を生成する手法を提案する． 提案手法は与えられたビア配置に対し，第2層の接続を維持しつつ， 第1層の配線混雑度を低減するメッキ引き出し線の層割り当てを決定する． 提案手法では，初めに全てのメッキ引き出し線を第1層に割り当てる． 次に，第1層の配線混雑度違反箇所を通過するメッキ引き出し線の 組合せを求め，それらの層割り当てを逐次第2層に変更する． 各繰り返しでは，第2層の接続を維持したまま， 第1層の配線混雑度違反箇所の違反度を 均等に低減できるメッキ引き出し線の組合せを選択する． 実験では，提案手法をいくつかのデータに適用したところ， 第1層の配線混雑度違反箇所の違反度が低減し，第2層の全ての接続を実現した 配線パターンに効率良く改善することを確認した． |
| （英） | In this paper, we propose a global routing method for 2-layer BGA packages in which the layer assignment of plating leads is determined. For a given via assignment, our method determines the layer assignment of plating leads so that the violations of wire congestion in layer-1 are reduced while maintaining the connections in layer-2. In our proposed method, first, all plating leads are assigned to layer-1. Then, the layer assignment of a set of plating leads, each of which passes through a violated region, is repeatedly changed to layer-2. In each repetition, a set of plating leads that can reduce the violations of wire congestion in layer-1 evenly and that can keep the connections in layer-2 is selected. In experiments with several data, we confirm that our proposed method efficiently improves routing pattern so that the violations in layer-1 are reduced while maintaining the connections in layer-2. |
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| キーワード | （和） | パッケージ配線 / BGAパッケージ / メッキ引き出し線 / 層割り当て / / / / |
| （英） | package routing / BGA packages / plating leads / layer assignment / / / / | |
| 文献情報 | 信学技報, vol. 107, no. 507, VLD2007-154, pp. 61-66, 2008年3月. | |
| 資料番号 | VLD2007-154 | |
| 発行日 | 2008-02-28 (VLD, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-154 ICD2007-177 |
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| 研究会情報 | |
| 研究会 | VLD ICD |
| 開催期間 | 2008-03-05 - 2008-03-07 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | TiRuRu |
| テーマ（和） | システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：張山 昌論(東北大学)> |
| テーマ（英） | System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-03-VLD-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 2層BGAパッケージにおけるメッキ引き出し線配線手法 |
| サブタイトル（和） | |
| タイトル（英） | Global Routing Method of Plating Lead for 2-Layer BGA Packages |
| サブタイトル（英） | |
| キーワード(1)（和/英） | パッケージ配線 / package routing |
| キーワード(2)（和/英） | BGAパッケージ / BGA packages |
| キーワード(3)（和/英） | メッキ引き出し線 / plating leads |
| キーワード(4)（和/英） | 層割り当て / layer assignment |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 佐藤 直 / Naoki Sato / サトウ ナオキ |
| 第1著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第2著者 氏名（和/英/ヨミ） | 富岡 洋一 / Yoichi Tomioka / トミオカ ヨウイチ |
| 第2著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 第3著者 氏名（和/英/ヨミ） | 高橋 篤司 / Atsushi Takahashi / タカハシ アツシ |
| 第3著者 所属（和/英） | 東京工業大学 (略称： 東工大) Tokyo Institute of Technology (略称： Tokyo Tech) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-03-06 16:10:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-154, ICD2007-177 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.507(VLD), no.510(ICD) |
| ページ範囲 | pp.61-66 |
| ページ数 | 6 |
| 発行日 | 2008-02-28 (VLD, ICD) |
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