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| 講演抄録／キーワード | ||
| 講演名 | 2008-03-06 12:00 木構造部分積加算回路を持つ乗算器の面積/遅延/消費電力トレードオフについて ○橘 昌良（高知工科大）  VLD2007-150 ICD2007-173 |
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| 抄録 | （和） | 木構造部分積加算回路を持つ乗算器の最終段加算回路の構成により，面積/遅延/消費電力のトレードオフを取る手法について報告する．部分積加算回路の出力は特徴的な遅延特性を持つため，最終段加算回路の構成により乗算器としての遅延が大きく異なり，面積と遅延の間にトレードオフが存在していることは良く知られている．本報告では，加算器が入力ビットごとの信号到着時刻のわずかなちがいにより，消費電力が大きく異なる特性を持つことに基づき，面積，遅延だけでなく消費電力電力についてもトレードオフが存在することを示し，最適化手法を提案する． |
| （英） | In this paper we address the area, delay and power consumption tradeoff for multiplier with tree-structured partial product adders. It is well known that a distinctive delay profile of partial product adder makes tradeoff between delay and area of final stage adders. In this paper, we report that tradeoff between power consumption and area or delay also exist because power consumption of adders varied greatly by very little input arrival time variation, and propose a optimizing method for required multiplier performance. | |
| キーワード | （和） | 乗算器 / 消費電力 / Dadda tree / Wallace tree / 最終段加算回路 / / / |
| （英） | Multiplier / Power consumption / Dadda tree / Wallace tree / Final stage adders / / / | |
| 文献情報 | 信学技報, vol. 107, no. 507, VLD2007-150, pp. 37-42, 2008年3月. | |
| 資料番号 | VLD2007-150 | |
| 発行日 | 2008-02-28 (VLD, ICD) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | VLD2007-150 ICD2007-173 |
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| 研究会情報 | |
| 研究会 | VLD ICD |
| 開催期間 | 2008-03-05 - 2008-03-07 |
| 開催地（和） | 沖縄県男女共同参画センター |
| 開催地（英） | TiRuRu |
| テーマ（和） | システムオンシリコン設計技術ならびにこれを活用したVLSI <オーガナイザ：張山 昌論(東北大学)> |
| テーマ（英） | System-on-silicon design techniques and related VLSs |
| 講演論文情報の詳細 | |
| 申込み研究会 | VLD |
| 会議コード | 2008-03-VLD-ICD |
| 本文の言語 | 日本語 |
| タイトル（和） | 木構造部分積加算回路を持つ乗算器の面積/遅延/消費電力トレードオフについて |
| サブタイトル（和） | |
| タイトル（英） | Area/Delay/Power Consumption Tradeoff for Multiplier with Tree-structured Partial-product Adders |
| サブタイトル（英） | |
| キーワード(1)（和/英） | 乗算器 / Multiplier |
| キーワード(2)（和/英） | 消費電力 / Power consumption |
| キーワード(3)（和/英） | Dadda tree / Dadda tree |
| キーワード(4)（和/英） | Wallace tree / Wallace tree |
| キーワード(5)（和/英） | 最終段加算回路 / Final stage adders |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 橘 昌良 / Masayoshi Tachibana / タチバナ マサヨシ |
| 第1著者 所属（和/英） | 高知工科大学 (略称： 高知工科大) kochi University of Technology (略称： kochi University of Technology) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-03-06 12:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | VLD |
| 資料番号 | VLD2007-150, ICD2007-173 |
| 巻番号（vol） | vol.107 |
| 号番号（no） | no.507(VLD), no.510(ICD) |
| ページ範囲 | pp.37-42 |
| ページ数 | 6 |
| 発行日 | 2008-02-28 (VLD, ICD) |
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