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講演抄録/キーワード
講演名 2008-03-07 13:00
[ポスター講演]第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築
呉 斌西谷隆夫鈴木宏史藤田八郎首都大東京CAS2007-148 SIP2007-223 CS2007-113
抄録 (和) 超並列DSPアーキテクチャの利点とこの利点を活用した超並列DSP[1]、[2]をFPGAにより実現した。プログラム可能なDSPでは、多くの分岐条件やジャンプがある場合、パイプラインやVLIWによる高速化を行うと、無駄なNOP命令を大量に発生する。これは効率を悪くするため、消費電力的に不利である。よって、パイプラインを用いていないDSPで超並列アーキテクチャを考える。まず、第一世代のDSPを当時のクロックのままFPGA(Virtex4)で実現した。但し、最近のLSIでは、電源電圧は熱雑音等により1V以下には出来ない。また、FPGA化した超並列DSPは、パイプライン化しなくても動作周波数として余裕がある。このため、クロック周波数を3倍に上げる。この結果、第一世代DSPを約300個相当実現できた。 
(英) This paper describes the advantage of super-parallel DSP architecture [1],[2] and its implementation by FPGA. High speed processing by pipeline and VLIW generally generates useless NOP instructions, when conditional branches and jumps are executed. These NOP instructions deteriorates processor efficiency, and therefore, the system requires more power consumption. First of all, a non-pipeline DSP is introduced to the super-parallel architecture. The first generation DSP is suitable for this purpose. The system is implemented on a FPGA chip, where the original clock speed of 8MHz is employed. Recent LSI designs do not employ power supply voltage of less than 1V, due to thermal noise. Therefore, clock frequency should be set to the highest limit of non-pipeline operation for smaller size implementation, when FPGA super-parallel DSP has enough margins. The FPGA system has enough room for clock frequency under non-pipeline operation, the clock frequency is raised three times. About 300 DSPs can be equivalently mounted on a FPGA chip.
キーワード (和) 第一世代DSP / 並列プロセッサ / 信号処理 / アルゴリズム / 低消費電力 / / /  
(英) a first-generation DSP / parallel processor / signal processing / algorithm / low power / / /  
文献情報 信学技報, vol. 107, no. 527, CAS2007-148, pp. 103-104, 2008年3月.
資料番号 CAS2007-148 
発行日 2008-02-29 (CAS, SIP, CS) 
ISSN Print edition: ISSN 0913-5685    Online edition: ISSN 2432-6380
著作権に
ついて
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)
PDFダウンロード CAS2007-148 SIP2007-223 CS2007-113

研究会情報
研究会 CS SIP CAS  
開催期間 2008-03-06 - 2008-03-07 
開催地(和) 山口大学 常盤キャンパス 
開催地(英) Yamaguchi University 
テーマ(和) ネットワークプロセッサ,通信のための信号処理,無線LAN/PAN,一般 
テーマ(英) Network processors, signal processing for communications, wireless LAN/PAN, etc. 
講演論文情報の詳細
申込み研究会 CAS 
会議コード 2008-03-CS-SIP-CAS 
本文の言語 日本語 
タイトル(和) 第一世代DSPによるTOPS DSP向け並列アーキテクチャの構築 
サブタイトル(和)  
タイトル(英) On a parallel architecture towards TOPS DSP built by a first-generation DSP 
サブタイトル(英)  
キーワード(1)(和/英) 第一世代DSP / a first-generation DSP  
キーワード(2)(和/英) 並列プロセッサ / parallel processor  
キーワード(3)(和/英) 信号処理 / signal processing  
キーワード(4)(和/英) アルゴリズム / algorithm  
キーワード(5)(和/英) 低消費電力 / low power  
キーワード(6)(和/英) /  
キーワード(7)(和/英) /  
キーワード(8)(和/英) /  
第1著者 氏名(和/英/ヨミ) 呉 斌 / Bin Wu / ゴ ヒン
第1著者 所属(和/英) 首都大学東京 (略称: 首都大東京)
Tokyo Metropolitan University (略称: Tokyo Metro. Univ.)
第2著者 氏名(和/英/ヨミ) 西谷 隆夫 / Takao Nishitani / 二シタ二 タカオ
第2著者 所属(和/英) 首都大学東京 (略称: 首都大東京)
Tokyo Metropolitan University (略称: Tokyo Metro. Univ.)
第3著者 氏名(和/英/ヨミ) 鈴木 宏史 / Hiroshi Suzuki / スズキ ヒロシ
第3著者 所属(和/英) 首都大学東京 (略称: 首都大東京)
Tokyo Metropolitan University (略称: Tokyo Metro. Univ.)
第4著者 氏名(和/英/ヨミ) 藤田 八郎 / Hachiro Fujita / フジタ ハチロウ
第4著者 所属(和/英) 首都大学東京 (略称: 首都大東京)
Tokyo Metropolitan University (略称: Tokyo Metro. Univ.)
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講演者 第1著者 
発表日時 2008-03-07 13:00:00 
発表時間 60分 
申込先研究会 CAS 
資料番号 CAS2007-148, SIP2007-223, CS2007-113 
巻番号(vol) vol.107 
号番号(no) no.527(CAS), no.529(SIP), no.531(CS) 
ページ範囲 pp.103-104 
ページ数
発行日 2008-02-29 (CAS, SIP, CS) 


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