講演抄録/キーワード |
講演名 |
2008-07-25 09:55
グループ署名回路のアーキテクチャ最適化 ○森岡澄夫・荒木俊則・一色寿幸・尾花 賢・佐古和恵・寺西 勇(NEC) |
抄録 |
(和) |
グループ署名は最近の暗号アルゴリズム研究の主要テーマの一つである.典型的なグループ署名アルゴリズムは,楕円暗号演算やモジュロ(RSA)演算,ハッシュ演算などの複雑な組み合わせである.モバイル機器用SoCなどで利用するためにフル・ハードウェア実装法を検討した.モジュロ演算コアや楕円演算コアを広帯域バスではなく低帯域バスで結合するのが適切である.高々5個のモジュロ演算コアで性能は限界に達する.回路設計にはCベース設計と動作合成を利用するが,処理の並列性を上げるため,もう一段高位(C関数レベル)の専用スケジューラも必要となった.結果,0.13umスタンダード・セルASICライブラリにおいて,0.1秒未満(100MHz時)の署名生成・検証時間を達成できた. |
(英) |
Group signature scheme is one of the most active research area in recent cryptographic algorithms/applications. Typical signature algorithm is a combination of dozens of elliptic curve (EC), modular, integer and hash arithmetic operations on data whose bit width exceeds 1,000 bits. A full-H/W IP core is desired for the use of the group signature in SoCs in slow-clock mobile devices. In order to construct a high performance and configurable group signature IP, connecting multiple modular / EC arithmetic units (sub-IPs) and a simple controller not by a wide-band bus but by a narrow-band bus is appropriate. While conventional behavioral synthesis from C-language was used, the development of an additional behavioral synthesizer for parallel scheduling of sub-IP level (C function-library level) operations was necessary. We explored an optimum H/W architecture for a typical group signature algorithm
and found that at most 5 modular sub-IPs is enough. Practical H/W speed of less than 0.1 seconds at 100MHz on a 130nm standard cell ASIC library
was achieved. |
キーワード |
(和) |
グループ署名 / 暗号回路 / 回路アーキテクチャ / 動作合成 / 関数レベル並列化 / / / |
(英) |
Group signature / Security H/W / IP core architecture / Behavioral synthesis / C function level parallelism / / / |
文献情報 |
信学技報, vol. 108, pp. 37-44, 2008年7月. |
資料番号 |
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発行日 |
2008-07-18 (ISEC) |
ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
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