| 講演抄録／キーワード |
| 講演名 |
2008-07-25 09:55
グループ署名回路のアーキテクチャ最適化
○森岡澄夫・荒木俊則・一色寿幸・尾花 賢・佐古和恵・寺西 勇（NEC） |
| 抄録 |
（和） |
グループ署名は最近の暗号アルゴリズム研究の主要テーマの一つである．典型的なグループ署名アルゴリズムは，楕円暗号演算やモジュロ（RSA）演算，ハッシュ演算などの複雑な組み合わせである．モバイル機器用SoCなどで利用するためにフル・ハードウェア実装法を検討した．モジュロ演算コアや楕円演算コアを広帯域バスではなく低帯域バスで結合するのが適切である．高々5個のモジュロ演算コアで性能は限界に達する．回路設計にはＣベース設計と動作合成を利用するが，処理の並列性を上げるため，もう一段高位（Ｃ関数レベル）の専用スケジューラも必要となった．結果，0.13umスタンダード・セルASICライブラリにおいて，0.1秒未満（100MHz時）の署名生成・検証時間を達成できた． |
| （英） |
Group signature scheme is one of the most active research area in recent cryptographic algorithms/applications. Typical signature algorithm is a combination of dozens of elliptic curve (EC), modular, integer and hash arithmetic operations on data whose bit width exceeds 1,000 bits. A full-H/W IP core is desired for the use of the group signature in SoCs in slow-clock mobile devices. In order to construct a high performance and configurable group signature IP, connecting multiple modular / EC arithmetic units (sub-IPs) and a simple controller not by a wide-band bus but by a narrow-band bus is appropriate. While conventional behavioral synthesis from C-language was used, the development of an additional behavioral synthesizer for parallel scheduling of sub-IP level (C function-library level) operations was necessary. We explored an optimum H/W architecture for a typical group signature algorithm
and found that at most 5 modular sub-IPs is enough. Practical H/W speed of less than 0.1 seconds at 100MHz on a 130nm standard cell ASIC library
was achieved. |
| キーワード |
（和） |
グループ署名 / 暗号回路 / 回路アーキテクチャ / 動作合成 / 関数レベル並列化 / / / |
| （英） |
Group signature / Security H/W / IP core architecture / Behavioral synthesis / C function level parallelism / / / |
| 文献情報 |
信学技報, vol. 108, pp. 37-44, 2008年7月. |
| 資料番号 |
|
| 発行日 |
2008-07-17 (ISEC) |
| ISSN |
Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 |
| PDFダウンロード |
|
| 研究会情報 |
| 研究会 |
ISEC SITE IPSJ-CSEC |
| 開催期間 |
2008-07-24 - 2008-07-25 |
| 開催地（和） |
福岡システムLSI総合開発センター |
| 開催地（英） |
Fukuoka Institute of System LSI Design Industry |
| テーマ（和） |
一般．情報通信システムセキュリティ時限研究専門委員会（ICSS）、情報処理学会情報セキュリティ心理学とトラスト研究グループ (IPSJ-SPT）協賛 |
| テーマ（英） |
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| 講演論文情報の詳細 |
| 申込み研究会 |
IPSJ-CSEC |
| 会議コード |
2008-07-ISEC-SITE-CSEC |
| 本文の言語 |
英語（日本語タイトルあり） |
| タイトル（和） |
グループ署名回路のアーキテクチャ最適化 |
| サブタイトル（和） |
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| タイトル（英） |
Architecture Optimization of a Group Signature Circuit |
| サブタイトル（英） |
|
| キーワード(1)（和/英） |
グループ署名 / Group signature |
| キーワード(2)（和/英） |
暗号回路 / Security H/W |
| キーワード(3)（和/英） |
回路アーキテクチャ / IP core architecture |
| キーワード(4)（和/英） |
動作合成 / Behavioral synthesis |
| キーワード(5)（和/英） |
関数レベル並列化 / C function level parallelism |
| キーワード(6)（和/英） |
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| キーワード(7)（和/英） |
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| キーワード(8)（和/英） |
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| 第1著者 氏名（和/英/ヨミ） |
森岡 澄夫 / Sumio Morioka / モリオカ スミオ |
| 第1著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第2著者 氏名（和/英/ヨミ） |
荒木 俊則 / Toshinori Araki / アラキ トシノリ |
| 第2著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第3著者 氏名（和/英/ヨミ） |
一色 寿幸 / Toshiyuki Isshiki / イッシキ トシユキ |
| 第3著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第4著者 氏名（和/英/ヨミ） |
尾花 賢 / Satoshi Obana / オバナ サトシ |
| 第4著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第5著者 氏名（和/英/ヨミ） |
佐古 和恵 / Kazue Sako / サコ カズエ |
| 第5著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第6著者 氏名（和/英/ヨミ） |
寺西 勇 / Isamu Teranishi / テラニシ イサム |
| 第6著者 所属（和/英） |
日本電気株式会社 (略称： NEC)
NEC Corporation (略称： NEC) |
| 第7著者 氏名（和/英/ヨミ） |
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| 第8著者 氏名（和/英/ヨミ） |
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| 第10著者 氏名（和/英/ヨミ） |
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| 第36著者 氏名（和/英/ヨミ） |
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| 第36著者 所属（和/英） |
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| 講演者 |
第1著者 |
| 発表日時 |
2008-07-25 09:55:00 |
| 発表時間 |
25分 |
| 申込先研究会 |
IPSJ-CSEC |
| 資料番号 |
ISEC2008-40 |
| 巻番号（vol） |
vol.108 |
| 号番号（no） |
no.162 |
| ページ範囲 |
pp.37-44 |
| ページ数 |
8 |
| 発行日 |
2008-07-17 (ISEC) |