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| 講演抄録／キーワード | ||
| 講演名 | 2008-09-12 17:00 FPGAの部分再構成技術を利用した証明可能安全性を持つブロック暗号への可変鍵適用 ○高橋賢司・市川哲也（三菱電機エンジニアリング）・反町 亨（三菱電機）  ISEC2008-72 |
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| 抄録 | （和） | ハードウェア実装した暗号回路は、高い安全性と性能(回路規模、処理速度)の両立が求められている。安全性を高める一方法として、複数のアルゴリズムの実装や複数バリエーションのアルゴリズムを実装する事が考えられる。この場合、回路規模が大きくなり、安全性と性能が相反する結果となる。 そこで、安全性と性能を両立する一手法として、FPGAの部分再構成技術を用いて、証明可能安全性を持つブロック暗号への可変鍵を適用する。64bitブロック暗号MISTY1に対して可変鍵を適用した構成をFPGAの部分再構成を用いて実現し、セレクタを使用した従来の実装方法と比較した。その結果、セレクタで選ぶ回路が４個以上になった場合に部分再構成を利用する事が効果的である事がわかった。 |
| （英） | Cipher circuits are required both to have high security and to show high performance as to circuit scale and processing speed. One way to improve security is to implement various algorithms or many variations of an algorithm on a circuit. In this case, however, the security is achieved at the cost of the performance, that is, the circuit becomes so large that security and performance do not meet. We therefore employ FPGA partial reconfiguration technique and apply dynamic key methods to provably secure block ciphers in order to achieve both security and performance. We choose the 64 bit block cipher MISTY1, realize the dynamic key modification to it in two ways, the partial reconfiguration one and the usual one using selectors, and compare the results. The study finds that it is effective to use the partial reconfiguration when there are four or more circuits to be selected. |
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| キーワード | （和） | ブロック暗号 / 可変鍵 / 実装 / FPGA / 部分再構成 / 動的再構成 / / |
| （英） | Block Cipher / Dynamic Key / Implementation / FPGA / Partial Reconfiguration / Run-time Reconfiguration / / | |
| 文献情報 | 信学技報, vol. 108, no. 207, ISEC2008-72, pp. 63-68, 2008年9月. | |
| 資料番号 | ISEC2008-72 | |
| 発行日 | 2008-09-05 (ISEC) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | ISEC2008-72 |
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| 研究会情報 | |
| 研究会 | ISEC |
| 開催期間 | 2008-09-12 - 2008-09-12 |
| 開催地（和） | 機械振興会館 |
| 開催地（英） | Kikai-Shinko-Kaikan Bldg. |
| テーマ（和） | 一般 |
| テーマ（英） | |
| 講演論文情報の詳細 | |
| 申込み研究会 | ISEC |
| 会議コード | 2008-09-ISEC |
| 本文の言語 | 日本語 |
| タイトル（和） | FPGAの部分再構成技術を利用した証明可能安全性を持つブロック暗号への可変鍵適用 |
| サブタイトル（和） | |
| タイトル（英） | How to introduce the dynamic key to a provably Secure Block Cipher using FPGA Partial Reconfiguration |
| サブタイトル（英） | |
| キーワード(1)（和/英） | ブロック暗号 / Block Cipher |
| キーワード(2)（和/英） | 可変鍵 / Dynamic Key |
| キーワード(3)（和/英） | 実装 / Implementation |
| キーワード(4)（和/英） | FPGA / FPGA |
| キーワード(5)（和/英） | 部分再構成 / Partial Reconfiguration |
| キーワード(6)（和/英） | 動的再構成 / Run-time Reconfiguration |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 高橋 賢司 / Kenji Takahashi / タカハシ ケンジ |
| 第1著者 所属（和/英） | 三菱電機エンジニアリング (略称： 三菱電機エンジニアリング) Mitsubishi Electric Engineering Company Limited (略称： Mitsubishi Electric Engineering) |
| 第2著者 氏名（和/英/ヨミ） | 市川 哲也 / Tetsuya Ichikawa / イチカワ テツヤ |
| 第2著者 所属（和/英） | 三菱電機エンジニアリング(株) (略称： 三菱電機エンジニアリング) Mitsubishi Electric Engineering Company Limited (略称： Mitsubishi Electric Engineering) |
| 第3著者 氏名（和/英/ヨミ） | 反町 亨 / Toru Sorimachi / |
| 第3著者 所属（和/英） | 三菱電機(株) (略称： 三菱電機) Mitsubishi Electric Corporation (略称： Mitsubishi Electric) |
| 講演者 | 第1著者 |
| 発表日時 | 2008-09-12 17:00:00 |
| 発表時間 | 25分 |
| 申込先研究会 | ISEC |
| 資料番号 | ISEC2008-72 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.207 |
| ページ範囲 | pp.63-68 |
| ページ数 | 6 |
| 発行日 | 2008-09-05 (ISEC) |
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