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| 講演抄録／キーワード | ||
| 講演名 | 2008-10-31 11:15 ［特別招待講演］ハイパフォーマンスコンピューティングを目指したMPLDアーキテクチャの提案 ○弘中哲夫・平川直樹（広島市大）・吉原理記（広島市大/ルネサステクノロジ）・谷川一哉（広島市大）・佐藤正幸（太陽誘電）  CPSY2008-31 |
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| 抄録 | （和） | 近年では高性能FPGAの登場により科学技術計算等を対象にしたHPC (High Performance Computing)の分野において研究が盛んである．HPCでは，近年のCPUの高速な動作周波数に対しFPGAのコンフィギュレーション速度はかなり遅いため，CPUの処理時間とFPGAのコンフィギュレーション時間の差により深刻なオーバーヘッドが生じるという問題がある．また，一般に演算とメモリが外部I/Oにより分断されており，FPGAの高い並列性を生かすのが難しいという問題がある．そこで，通常のメモリへの書き込み動作と同じ手法で高速にコンフィギュレーション行うことで高速な部分再構成ができるだけでなく，演算結果を外部I/Oを経由せずにFPGAがメモリにアクセスできるFPGAの可能性について紹介する． |
| （英） | As the practical use of high performance FPGA increases, research on using FPGAs in the field of HPC (High Performance Computing) for scientific calculation is recently increasing. In contrast to the high-speed operation frequency of CPU, the configuration speed of FPGA is quite slow, which cause a serious overhead by the difference of CPU processing time and FPGA configuration time on HPC. Also in general, arithmetic operations in the FPGA and data in memory are separated by external I/Os which arises overhead for executing highly parallel operation in the FPGA. To avoid the overheads, we present a FPGA which can be partially reconfigured by the same action used for writing data in a memory, and also present the possibility for an FPGA for accessing memory without using external I/Os for reading and writing results of arithmetic operation done in the FPGA. |
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| キーワード | （和） | FPGAアーキテクチャ / コンフィギュレーション / 部分再構成 / / / / / |
| （英） | FPGA architecture / configuration / partial configuration / / / / / | |
| 文献情報 | 信学技報, vol. 108, no. 273, CPSY2008-31, pp. 13-18, 2008年10月. | |
| 資料番号 | CPSY2008-31 | |
| 発行日 | 2008-10-24 (CPSY) | |
| ISSN | Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380 | |
| 著作権に ついて |
技術研究報告に掲載された論文の著作権は電子情報通信学会に帰属します．(許諾番号：10GA0019/12GB0052/13GB0056/17GB0034/18GB0034) | |
| PDFダウンロード | CPSY2008-31 |
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| 研究会情報 | |
| 研究会 | CPSY |
| 開催期間 | 2008-10-31 - 2008-10-31 |
| 開催地（和） | 広島市立大学 |
| 開催地（英） | Hiroshima City Univ. |
| テーマ（和） | 先端的コンピュータシステム技術および一般 |
| テーマ（英） | Advanced Computer System Technologies, etc. |
| 講演論文情報の詳細 | |
| 申込み研究会 | CPSY |
| 会議コード | 2008-10-CPSY |
| 本文の言語 | 日本語 |
| タイトル（和） | ハイパフォーマンスコンピューティングを目指したMPLDアーキテクチャの提案 |
| サブタイトル（和） | |
| タイトル（英） | The Proposal of the MPLD Architecture for High Performance Computing |
| サブタイトル（英） | |
| キーワード(1)（和/英） | FPGAアーキテクチャ / FPGA architecture |
| キーワード(2)（和/英） | コンフィギュレーション / configuration |
| キーワード(3)（和/英） | 部分再構成 / partial configuration |
| キーワード(4)（和/英） | / |
| キーワード(5)（和/英） | / |
| キーワード(6)（和/英） | / |
| キーワード(7)（和/英） | / |
| キーワード(8)（和/英） | / |
| 第1著者 氏名（和/英/ヨミ） | 弘中 哲夫 / Tetsuo Hironaka / ヒロナカ テツオ |
| 第1著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第2著者 氏名（和/英/ヨミ） | 平川 直樹 / Naoki Hirakawa / ヒラカワ ナオキ |
| 第2著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第3著者 氏名（和/英/ヨミ） | 吉原 理記 / Masanori Yoshihara / ヨシハラ マサノリ |
| 第3著者 所属（和/英） | 広島市立大学/ルネサステクノロジ (略称： 広島市大/ルネサステクノロジ) Hiroshima City University/Renesas Technorogy Corp. (略称： Hiroshima City Univ./Renesas Technorogy Corp.) |
| 第4著者 氏名（和/英/ヨミ） | 谷川 一哉 / Kazuya Tanigawa / タニガワ カズヤ |
| 第4著者 所属（和/英） | 広島市立大学 (略称： 広島市大) Hiroshima City University (略称： Hiroshima City Univ.) |
| 第5著者 氏名（和/英/ヨミ） | 佐藤 正幸 / Masayuki Sato / サトウ マサユキ |
| 第5著者 所属（和/英） | 太陽誘電株式会社 (略称： 太陽誘電) Taiyo Yuden Co., Ltd. (略称： Taiyo Yuden Co., Ltd.) |
| 第6著者 氏名（和/英/ヨミ） | / / |
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| 講演者 | 第1著者 |
| 発表日時 | 2008-10-31 11:15:00 |
| 発表時間 | 60分 |
| 申込先研究会 | CPSY |
| 資料番号 | CPSY2008-31 |
| 巻番号（vol） | vol.108 |
| 号番号（no） | no.273 |
| ページ範囲 | pp.13-18 |
| ページ数 | 6 |
| 発行日 | 2008-10-24 (CPSY) |
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